零基础学FPGA:基于Altera FPGA器件 & Verilog HDL语言

　　前言
　　第1章 FPGA的开发流程和开发工具1
　　 1.1 FPGA概述1
　　 1.1.1 FPGA的发展1
　　 1.1.2 FPGA的生产厂家及其产品2
　　 1.2 FPGA的开发流程4
　　 1.2.1 FPGA的设计方法4
　　 1.2.2 典型FPGA的开发流程5
　　 1.2.3 基于FPGA的SOC设计方法9
　　 1.2.4 基于IP核的设计方法9
　　 1.3 FPGA的常用开发工具11
　　 1.3.1 代码输入工具12
　　 1.3.2 综合工具13
　　 1.3.3 仿真工具13
　　 1.3.4 实现与优化工具14
　　 1.3.5 EDA工具14
　　 1.4 实践拓展15
　　 1.5 思考与练习16
　　第2章 Altera FPGA的硬件结构17
　　 2.1 主流高端FPGA——Stratix和Stratix Ⅱ17
　　 2.1.1 Stratix器件17
　　 2.1.2 Stratix Ⅱ器件27
　　 2.2 Stratix IV FPGA器件29
　　 2.2.1 Stratix Ⅳ FPGA的核心架构30
　　 2.2.2 Stratix Ⅳ FPGA TriMatrix存储器31
　　 2.3 主流低端FPGA——Cyclone和Cyclone Ⅱ32
　　 2.3.1 Cyclone器件32
　　 2.3.2 Cyclone Ⅱ器件36
　　 2.4 Cyclone Ⅳ器件37
　　 2.5 实例：FPGA最小系统设计38
　　 2.6 实践拓展46
　　 2.7 思考与练习47
　　第3章 Verilog HDL的基本知识48
　　 3.1 Verilog HDL简介48
　　 3.2 Verilog HDL的开发流程49
　　 3.3 Verilog HDL的基本概念50
　　 3.3.1 程序格式50
　　 3.3.2 注释、间隔符和标识符51
　　 3.3.3 数值和字符串53
　　 3.3.4 数据类型55
　　 3.3.5 编译指令56
　　 3.3.6 系统任务和函数结构59
　　 3.3.7 运算符和表达式63
　　 3.4 行为级描述66
　　 3.4.1 过程结构66
　　 3.4.2 语句块67
　　 3.4.3 时序控制68
　　 3.4.4 赋值语句71
　　 3.4.5 分支语句75
　　 3.4.6 循环控制语句78
　　 3.4.7 任务与函数80
　　 3.5 结构级描述81
　　 3.5.1 模块级建模81
　　 3.5.2 门级建模82
　　 3.6 实例：交通灯控制器设计83
　　 3.7 实践拓展86
　　 3.8 思考与练习87
　　第4章 设计综合、优化和验证88
　　 4.1 Verilog HDL语言综合88
　　 4.1.1 综合的基本概念88
　　 4.1.2 可综合的Verilog HDL结构89
　　 4.1.3 可综合的Verilog HDL操作符90
　　 4.1.4 通常忽略的Verilog HDL结构90
　　 4.1.5 不可综合的Verilog HDL结构90
　　 4.2 Verilog HDL语言设计优化91
　　 4.2.1 公因子和公共子表达式91
　　 4.2.2 循环语句优化91
　　 4.2.3 触发器和锁存器的优化92
　　 4.2.4 算术表达式优化92
　　 4.2.5 运算符优化93
　　 4.2.6 其他优化方式93
　　 4.3 实例：阶乘模型95
　　 4.4 功能验证96
　　 4.4.1 验证方法学96
　　 4.4.2 搭建一个简单TestBench97
　　 4.5 实例：移位寄存器的测试程序99
　　 4.6 实践拓展100
　　 4.7 思考与练习102
　　第5章 基于Altera FPGA的开发流程103
　　 5.1 Quartus Ⅱ软件功能与特点103
　　 5.2 QuartusⅡ软件安装与授权105
　　 5.2.1 Quartus Ⅱ软件的安装过程105
　　 5.2.2 Quartus Ⅱ软件的授权文件108
　　 5.2.3 在Quartus Ⅱ软件中指定授权文件109
　　 5.3 Quartus Ⅱ软件的用户界面110
　　 5.4 Quartus Ⅱ软件开发流程113
　　 5.4.1 图形用户界面设计流程113
　　 5.4.2 EDA工具设计流程115
　　 5.4.3 命令行设计流程117
　　 5.5 设计输入118
　　 5.5.1 建立工程119
　　 5.5.2 建立设计文件120
　　 5.5.3 指定初始设计的约束条件121
　　 5.6 设计综合122
　　 5.6.1 使用Quartus Ⅱ的集成综合123
　　 5.6.2 使用其他EDA综合工具123
　　 5.7 布局布线124
　　 5.7.1 设置布局布线参数125
　　 5.7.2 物理综合优化参数设置127
　　 5.7.3 分析适配结果129
　　 5.7.4 优化适配131
　　 5.8 仿真验证135
　　 5.8.1 使用EDA工具进行仿真设计135
　　 5.8.2 使用Quartus Ⅱ仿真器进行仿真设计138
　　 5.9 编程与配置139
　　 5.10 实例：3线-8线译码器电路设计142
　　 5.11 IP核149
　　 5.11.1 IP核的基本概念与分类…149
　　 5.11.2 Altera公司的IP核及其使用流程150
　　 5.11.3 OpenCore的安装151
　　 5.12 实践拓展151
　　 5.13 思考与练习154
　　第6章 基于Quartus Ⅱ的时序约束与分析155
　　 6.1 时序约束与时序分析的基本概念155
　　 6.1.1 周期和最高频率155
　　 6.1.2 时钟建立时间和保持时间156
　　 6.1.3 时钟到输出延时和引脚到引脚延时157
　　 6.1.4 时钟偏斜157
　　 6.2 时序约束的设置158
　　 6.2.1 设置全局时序约束158
　　 6.2.2 设置个别时序约束162
　　 6.3 静态时序分析报告166
　　 6.4 实例：定位到Floorplan168
　　 6.5 实例：定位到工艺映射查看器169
　　 6.6 其他场景时序分析方法171
　　 6.6.1 多时钟域场景时序分析171
　　 6.6.2 多周期约束171
　　 6.6.3 异步时钟域时序分析173
　　 6.7 最小化时序分析173
　　 6.8 实践拓展174
　　 6.9 思考与练习175
　　第7章 基于ModelSim的仿真176
　　 7.1 ModelSim简介176
　　 7.2 ModelSim仿真软件的安装177
　　 7.3 ModelSim图形用户界面180
　　 7.4 ModelSim的基本仿真方法180
　　 7.5 实例：分频电路的图形界面仿真180
　　 7.6 实例：分频电路的命令行方式仿真189
　　 7.7 实例：分频电路的TestBench仿真191
　　 7.8 ModelSim仿真工具高级操作195
　　 7.8.1 force命令195
　　 7.8.2 DO文件195
　　 7.8.3 modelsim.ini文件196
　　 7.8.4 SDF文件196
　　 7.9 在ModelSim SE中创建Altera的仿真库196
　　 7.10 实践拓展198
　　 7.11 思考与练习201
　　第8章 设计技巧及风格202
　　 8.1 Verilog HDL设计进阶202
　　 8.1.1 状态机设计202
　　 8.1.2 速度与面积原则206
　　 8.1.3 流水线设计206
　　 8.1.4 异步时钟域设计208
　　 8.1.5 乒乓操作210
　　 8.2 实例：串并转换211
　　 8.3 层次化的设计214
　　 8.4 FIFO设计215
　　 8.5 实例：同步FIFO设计216
　　 8.6 实例：异步FIFO设计219
　　 8.7 时钟设计223
　　 8.7.1 数字锁相环介绍223
　　 8.7.2 全局时钟网络应用设计224
　　 8.8 复位设计225
　　 8.8.1 同步复位225
　　 8.8.2 异步复位226
　　 8.9 编码风格226
　　 8.9.1 coding style的意义226
　　 8.9.2 可重用设计227
　　 8.9.3 组合逻辑设计228
　　 8.9.4 同步逻辑设计229
　　 8.9.5 信号敏感列表231
　　 8.9.6 状态机设计的一般原则231
　　 8.9.7 三态信号的设计232
　　 8.10 实践拓展233
　　 8.11 思考与练习233
　　第9章 基于Quartus Ⅱ的设计优化234
　　 9.1 设计分析234
　　 9.1.1 时钟资源分析234
　　 9.1.2 I/O接口分析235
　　 9.1.3 最差路径分析235
　　 9.2 设计优化基础236
　　 9.2.1 设计优化基本流程237
　　 9.2.2 首次编译的约束设置237
　　 9.2.3 查看编译报告239
　　 9.3 资源优化241
　　 9.4 时钟频率优化244
　　 9.4.1 设计优化244
　　 9.4.2 布局布线工具设置245
　　 9.4.3 网表优化和物理综合246
　　 9.4.4 使用LogicLock优化247
　　 9.5 增量编译249
　　 9.6 实例计数器设计250
　　 9.7 实践拓展254
　　 9.8 思考与练习254
　　第10章 Quartus Ⅱ的常用辅助设计工具255
　　 10.1 引脚验证255
　　 10.1.1 验证流程255
　　 10.1.2 验证结果分析256
　　 10.2 代码辅助工具258
　　 10.2.1 RTL用户界面258
　　 10.2.2 原理图选择260
　　 10.2.3 原理图关联262
　　 10.2.4 使用RTL Viewer辅助定位问题264
　　 10.3 SignalProbe及SignalTap Ⅱ逻辑分析器264
　　 10.3.1 SignalProbe264
　　 10.3.2 SignalTap Ⅱ 逻辑分析器265
　　 10.4 Chip Editor底层编辑器268
　　 10.4.1 Chip Editor功能269
　　 10.4.2 Chip Editor视图269
　　 10.4.3 Chip Editor编辑使用方法271
　　 10.4.4 Chip Editor应用273
　　 10.5 实例：状态机设计273
　　 10.6 实践拓展281
　　 10.7 思考与练习282
　　第11章 Altera器件的其他特性283
　　 11.1 时钟管理283
　　 11.1.1 Altera器件的时钟资源283
　　 11.1.2 基于Altera器件的时钟分配及管理284
　　 11.2 片内存储资源287
　　 11.2.1 Altera器件的主要存储资源287
　　 11.2.2 Altera主要存储资源的使用288
　　 11.2.3 Altera器件存储资源的优化293
　　 11.3 常用通信IP CORE293
　　 11.3.1 主要通信用IP CORE293
　　 11.3.2 FFT IP CORE294
　　 11.3.3 内部DSP使用296
　　 11.4 常用存储控制器296
　　 11.4.1 QDR SRAM控制器296
　　 11.4.2 DDR控制器299
　　 11.5 高速接口300
　　 11.5.1 SPI-4接口300
　　 11.5.2 Serdes接口302
　　 11.6 实例：异步接口转换设计302
　　 11.7 实践拓展 311
　　 11.8 思考与练习312
　　第12章 Altera其他高级工具313
　　 12.1 HardCopy流程313
　　 12.2 基于Nios II处理器的嵌入式系统设计314
　　 12.2.1 Nios CPU314
　　 12.2.2 Avalon总线315
　　 12.2.3 软件开发流程与方法315
　　 12.2.4 外设及中断316
　　 12.3 DSP Builder工具317
　　 12.3.1 DSP Builder软件安装与设置317
　　 12.3.2 DSP Builder设计流程318
　　 12.4 SOPC Builder321
　　 12.4.1 SOPC技术321
　　 12.4.2 SOPC Builder使用321
　　 12.4.3 SOPC设计流程323
　　 12.5 实例：基于Nios系统开发324
　　 12.6 实践拓展332
　　 12.7 思考与练习332
　　第13章 SDRAM控制器设计333
　　 13.1 规格说明333
　　 13.1.1 SDRAM芯片特性333
　　 13.1.2 设计要求334
　　 13.2 控制器分析及系统架构335
　　 13.2.1 控制器分析335
　　 13.2.2 控制器实现架构设计337
　　 13.3 程序设计338
　　 13.4 验证环境搭建342
　　 13.5 系统验证343
　　 13.6 综合布线344
　　 13.7 实践拓展345
　　 13.8 思考与练习346
　　参考文献347