Verilog HDL应用程序设计实例精讲

verilog hdl 基础知识.

第1章verilog hdl 语言概述

1.1 verilog hdl 概念与发展历史

1.2 verilog hdl 语言特点

1.3 verilog hdl 语言开发流程

1.4verilog hdl 程序的基本结构

1.4.1模块

1.4.2模块调用

第2章verilog hdl 语法基础

2.1程序格式

2.2注释

2.3间隔符

2.4数值

2.5字符串

2.6标识符

2.7系统仟务和函数

2.8编译指令

2.9数据类型

2.9.1线网(net)和变量（variable）

2.9.2标量(scalar)与矢量(vector)

.2.9.3线网(net)数据类型

2.9.4变量(variable)数据类型

2.9.5数组(array)类型

2.9.6参数

2.9.7名字空间

2.10表达式

2.10.1操作符

2.10.2操作数

2.10.3延迟表达式

2.10.4表达式的位宽

2.10.5有符号表达式

第3章行为级建模

3.1行为级建模的结构

3.1.1过程块结构

3.1.2initial过程块

3.1.3always过程块

3.2语句块

3.2.1顺序语句块(bcgin-end)

3.2.2并行语句块(fork-join)

3.2.3顺序决和并行块的混合使用

3.3时间控制

3.3.1延时控制

3.3.2边沿触发事件控制

3.3.3电平敏感事件控制(wait语句)

3.4赋值语句

3.4.1过程赋值语句

3.4.2阻塞型赋值语句和非阻塞型赋值语句

3.4.3连续赋值语句和过程连续赋值语句

3.5分支语句

3.5.1if—else条件分支语句

3.5.2 case分支控制语句

3.6循环控制语句

3.6.1forever循环语句

3.6.2 repeat循环语句

3.6.3while循环语句

3.6.4 for循环语句

3.7任务(task)和函数(function)

3.7.1任务(task)

3.7.2函数(function)

第4章结构级建模

4.1模块级建模

4.1.1模块的定义

4.1.2模块的端口

4.1.3模块的调用

4.1.4在模决调用时对参数值的更改

4.2门级建模

4.2.1内置基本门级元件

4.2.2用户自定义基本元件(udp)

第5章verilog hdl语句的综合

5.1综合概述

5.1.1综合的概念

5.1.2数值集合与数据类型

5.1.3储值单元的综合原则

5.2连续赋值语句的综合

5.3过程赋值语句的综合

5.3.1阻塞赋值语句

5.3.2非阻塞赋值语句

5.4逻辑运算符的综合

5.5算术运算符的综合

5.5.1无符号运算

5.5.2有符号运算

5.5.3进位与位宽

5.6关系运算符的综合

5.7移位(shift)运算符综合

5.8位选择综合

5.9条件表达式的综合

5.10always语句的综合

5.11if语句的综合

5.12case语句的综合

5.12.1从case语句综合出锁存器

5.12.2 casez和casex语句的综合

5.12.3并行的case语句

5.12.4条件表达式使用常量的case语句

5.13锁存器的综合

5.14循环语句的综合

5.14.1静态循环的综合

5.14.2非静态循环的综合

5.15阻塞和非阻塞赋值

5.16函数的综合

5.17任务的综合

5.18任意值/高阻的综合

第6章设计验证

6.1后综合设计验证

6.1.1基于仿真的验证

6.1.2形式化验证

6.2面向验证的编码风格

6.2.1功能正确性

6.2.2时序正确性

6.3定时验证

6.4时序分析基础

6.4.1周期与最大时钟频率

6.4.2时钟建立时间

6.4.3时钟保持时间

6.4.4时钟输出延时

6.4.5引脚到引脚延时

6.5定时验证的系统任务

第7章verilog hdl代码优化技巧

7.1资源共享

7.2公共子表达式

7.3代码调整

7.4公因子

7.5触发器和锁存器的优化

7.6代码大小..

7.7算术表达式树高度优化

7.8运算符强度缩减

verilog hdl 应用编辑实例

第8章组合电路设计实例

8.1基本门电路

8.2组合门电路

8.3三态门电路

8.4双向门电路

8.5数据选择器与数据分配器

8.5.1数据选择器

8.5.2数据分配器

8.6数据比较器

8.7各种加法器(减法器)设计

8.7.1行波进位加法器

8.7.2进位链加法器

8.7.3跳跃进位加法器

8.8常用乘法器设计

8.8.1基本乘法器

8.8.2时序乘法器

8.8.3阵列乘法器

8.9伽罗华域gf(q)乘法器设计

8.9.1应用背景

8.9.2理论算法

8.9.3基于弱对偶基的有限域比特并行乘法器建模

8.9.4弱对偶基有限域乘法器程序说明

8.10常用除法器设计

8.10.1二进制恢复除法器

8.10.2时序除法器设计

8.11本章小结

第9章时序电路设计实例

9.1d触发器设计

9.2四种计数器设计

9.2.1通用二进制计数器

9.2.2gray码计数器，

9.2.3johnson计数器

9.2.4可预置加减计数器的设计

9.3两种分频器设计

9.3.1verilog hdl分频器

9.3.2pll分频器

9.4两种移位寄存器设计

9.4.1通用移位寄存器

9.4.2桶形移位寄存器

9.5本章小结

第10章存储器电路设计实例

10.1片内rom的verilog hdl建模

10.2片内rom的lpm应用

10.3片上sram的verilog hdl建模

10.4片上sram的lpm建模

10.5片外sram的lpm建模

10.5，1is61lv25616芯片介绍

10.5.2is61lv25616控制模块

10.5.3is61lv25616控制器的测试模块

10.5.4is61lv25616控制器的仿真

10.6同步fifo的verilog hdl建模

10.7同步fifo的lpm建模

10.8异步fifo的verilog hdll设计

10.8.1fifo“空”/“满”检测

10.8.2 nfo模块结构

10.8.3fifo源代码说明

10.8.4异步fifo的相关问题

10.9本章小结

第11章数字通信与控制设计实例

11.1时序状态机的设计

11.1.1有限状态机(fsm)的分类

11.1.2有限状态机常用的描述、开发方法

11.1.3基于状态转移图(stg)的设计

11.1.4基于算法状态机(asm)图的设计

11.2伪随机序列应用没计

11.2.1应用背景

11.2.2理论知识

11.2.3pn序列应用实例

11.2.4程序说明

11.3积分梳状滤波器(cic)设计

11.3.1应用背景

11.3.2理论算法

11.3.3三级cic抽取滤波器建模

11.3.4程序说明

11.4cordic数字汁算机的设计

11.4.1应用背景

11.4.2理论算法

11.4.3用cordlc计算正弦值、余弦值实例建模

11.4.4程序说明

11.5uart收发器设计实例

11.5.1uart界面介绍

11.5.2uart传输时序

11.5.3uart分频器

11.5.4uart发送模块

11.5.5uart接收模块

11.5.6uart的硬件测试

11.6i2c master控制器设计实例

11.6.1i2 c总线协议介绍

11.6.2at24c02介绍

11.6.3i2c master控制器代码设计

11.4i2c master控制器硬件测试

11.7spi master控制器设计实例

11.7.1spi界面介绍

11.7.2spl分频模块

11.7.3spi主端发送数据部分

11.7.4spi接收数据部分

11.8曼彻斯特编码器、译码器设计实例

11.8.1曼彻斯特码介绍

11.8.2曼彻斯特码编码器

11.8.3曼彻斯特译码器

11.9rs编码器、译码器设计实例

11.9.1rs编码器的设计

11.9.2rs(204，188)译码器的设计

11.10本章小结

第12章数字频率测量设计实例

12.1频率测量的常用方法

12.2直接测频法

12.2.1闸门产生模块

12.2.2计数模块

12.3周期测频法

12.3.1周期计数模块

12.3.2除法运算模块

12.4等精度测频法

12.4.1预设闸门模块

12.4.2实际闸门模块

12.4.3计数模块

12.4.4频率计算模块

12.5本章小结...