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简介
本书为硬件电路工程师从入门到提高丛书之一，其从实际应用的角度出发，全面系统地介绍了可编程逻辑器件和EDA设计技术。可以使读者快速、全面地掌握可编程逻辑器件和EDA设计技术。本书既可以作为高等院校电子通信类高年级本科生、研究生的教材或教学参考书，同时也可以作为从事电子系统设计的工程师和科研人员的技术参考书。
目前，可编程逻辑器件和EDA设计技术的结合使得电子系统设计变得更加简单方便、灵活快速，因此掌握可编程逻辑器件和EDA设计技术已经成为通信与电子类技术人员的一项重要设计手段和技能。
本书从实际应用的角度出发，全面系统地介绍了可编程逻辑器件和EDA设计技术。本书第1部分主要介绍了可编程逻辑器件和EDA设计技术的基本知识，然后讨论了可编程逻辑器件的基本原理和Xilinx公司的主流CPLD和FPGA器件。第2部分主要介绍了EDA设计技术中的VHDL设计方法，然后重点讨论了两种流行酌EDA开发工具：Altera公司的MAX+plusⅡ和Xilinx公司的ISE。第3部分通过大型的应用实例来讨论可编程逻辑器件和EDA设计技术的结合应用。
本书内容丰富、技术新颖、实用性强，可以使读者快速、全面地掌握可编程逻辑器件和EDA设计技术。本书既可以作为高等院校电子通信类高年级本科生、研究生的教材或教学参考书，同时也可以作为从事电子系统设计的工程师和科研人员的技术参考书。
目录
丛书序
前言
第1章 可编程逻辑器件和EDA设计技术
1.1 可编程逻辑器件
1.1.1 可编程逻辑器件的发展
1.1.2 可编程逻辑器件的分类
1.2 EDA设计技术
1.2.1 EDA设计技术的发展历史
1.2.2 EDA设计技术的基本特征
1.2.3 EDA设计技术的工具
1.2.4 EDA设计技术的发展趋势
第2章 可编程逻辑器件的基本原理
2.1 可编程逻辑器件的基本结构
2.2 简单的可编程逻辑器件
2.2.1 可编程只读存储器(PROM)
2.2.2 可编程逻辑阵列(PLA)
2.2.3 可编程阵列逻辑(PAL)
2.2.4 通用阵列逻辑(GAL)
2.3 可编程逻辑器件：EPLD和CPLD
2.3.1 可擦除的可编程逻辑器件(EPLD)
2.3.2 复杂的可编程逻辑器件(CPLD)
2.4 现场可编程门阵列(FPGA)
2.4.1 查找表结构
2.4.2 多路开关结构
2.4.3 多级与非门结构
第3章 Xilinx公司可编程逻辑器件的结构原理
3.1 XC9500系列CPLD的结构原理
3.1.1 XC9500系列CPLD的结构框图
3.1.2 XC9500系列CPLD的基本单元
3.1.3 XC9500系列CPLD的其他特性
3.1.4 XC9500系列CPLD的时序模型
3.2 CoolRunner XPLA3系列CPLD的结构原理
3.2.1 CoolRunner XPLA3系列CPLD的结构框图
3.2.2 CoolRunner XPLA3系列CPLD的基本单元
3.2.3 CoolRunner XPLA3系列CPLD的时序模型
3.3 CoolRunner-Ⅱ系列CPLD的结构原理
3.3.1 CoolRunner-Ⅱ系列CPLD的结构框图
3.3.2 CoolRunner-Ⅱ系列CPLD的基本单元
3.3.3 CoolRunner-Ⅱ系列CPLD的时序模型
3.4 Spartan-Ⅱ和Spartan-ⅡE系列FPGA的结构原理
3.4.1 Spartan-Ⅱ和Spartan-ⅡE系列FPGA的结构框图
3.4.2 Spartan-Ⅱ和Spartan-ⅡE系列FPGA的组成部分
3.4.3 延迟锁相环的应用
3.4.4 块状RAM 的应用
3.5 Virtex-Ⅱ系列FPGA的结构原理
3.5.1 Virtex-Ⅱ系列FPGA的结构框图
3.5.2 Virtex-Ⅱ系列FPGA的组成部分
第4章 VHDL设计方法
4.1 VHDL概述
4.2 VHDL程序的结构
4.2.1 实体说明
4.2.2 结构体
4.2.3 库和程序包
4.2.4 配置
4.3 VHDL程序的元素
4.3.1 数据对象
4.3.2 数据类型
4.3.3 运算操作符
4.4 VHDL程序的描述语句
4.4.1 并行描述语句
4.4.2 顺序描述语句
第5章 EDA开发工具——MAX+plusⅡ
5.1 MAX+plusⅡ开发工具简介
5.1.1 MAX+plusⅡ开发工具的特点
5.1.2 MAX+plusⅡ对系统的配置要求
5.1.3 MAX+plusⅡ的安装和卸载
5.1.4 MAX+plusⅡ的功能模块
5.2 MAX+plusⅡ的设计输入
5.2.1 原理图设计输入
5.2.2 文本设计输入
5.3 MAX+plusⅡ的设计编译
5.3.1 可编程逻辑器件的设置
5.3.2 设计项目的编译操作
5.4 MAX+plusⅡ的设计校验
5.4.1 设计的仿真分析
5.4.2 设计的定时分析
5.5 MAX+plusⅡ的器件编程
第6章 EDA开发工具——ISE
6.1 设计开始
6.1.1 软件的安装
6.1.2 运行ISE软件
6.1.3 使用在线帮助
6.2 VHDL的设计输入
6.2.1 创建一个新的项目
6.2.2 使用ArchitectureWizard来创建一个DCM 模块
6.2.3 DCM 模块的声明和例化
6.2.4 元器件设计
6.2.5 使用PACE创建管脚和面积约束
6.3 添加时序约束
6.4 仿真行为模型
6.5 使用 ModelSim 进行行为仿真
6.5.1 行为仿真
6.5.2 布局布线后的仿真
6.6 原理图方式的设计输入
6.6.1 创建生成一个原理图符号
6.6.2 创建一个新的顶层原理图
6.6.3 例化 VHDL模块
6.6.4 原理图中连线
6.6.5 为连线添加网络名
6.6.6 为总线添加网络名
6.6.7 添加输入/输出管脚标记
6.7 设计输入(FSM 状态机输入)
6.7.1 状态机的建立和产生 VHDL代码
6.7.2 设计的功能仿真并产生测试平台
第7章 CPLD/FPGA的边界扫描与下载方式
7.1 概述
7.2 边界扫描测试
7.2.1 边界扫描测试的结构
7.2.2 测试逻辑的控制
7.2.3 边界扫描测试的应用
7.2.4 设计举例
7.3 Xilinx器件的下载
7.3.1 Xilinx器件的下载电缆
7.3.2 Xilinx器件的下载方式
第8章 I2C总线的设计
8.1 I2C总线的结构
8.1.1 I2C总线的基本结构
8.1.2 双向传输的接口特性
8.1.3 I2C总线上的时钟信号
8.1.4 总线竞争的仲裁
8.2 I2C总线的具体实现
8.2.1 原理框图
8.2.2 接口信号说明
8.2.3 I2C总线设计的详细框图
8.2.4 微处理器接口模块
8.2.5 I2C模块说明
8.3 程序说明
8.3.1 顶层程序说明
8.3.2 I2C-CONTROL.VHD程序说明
8.3.3 移位模块程序说明(SHIFT.VHD)
8.3.4 计数器模块说明(UPCNT4.VHD)
8.3.5 微处理器接口模块(UC INTERFACE.VHD)
第9章 DDR SDRAM 接口控制器
9.1 概述
9.2 设计要点
9.3 顶层程序模块
9.4 时钟模块
9.5 控制模块说明
9.5.1 控制模块概述
9.5.2 内存初始化
9.5.3 DDR SDRAM 控制器的主状态机说明
9.5.4 内存访问
9.5.5 程序说明
9.6 数据通道模块
9.6.1 写数据通道
9.6.2 读数据通道
9.6.3 程序说明
9.6.4 V2_DDR_IOB 8.VHD程序说明
9.6.5 V2_DDR_IOB.VHD模块说明
9.6.6 SYNC_DQS2CLK_DRAM.VHD模块说明
9.6.7 RAM_8D.VHD模块
9.6.8 RAM_8D_1.VHD模块
9.7 DQS选通模块
9.8 测试平台
参考文献
前言
第1章 可编程逻辑器件和EDA设计技术
1.1 可编程逻辑器件
1.1.1 可编程逻辑器件的发展
1.1.2 可编程逻辑器件的分类
1.2 EDA设计技术
1.2.1 EDA设计技术的发展历史
1.2.2 EDA设计技术的基本特征
1.2.3 EDA设计技术的工具
1.2.4 EDA设计技术的发展趋势
第2章 可编程逻辑器件的基本原理
2.1 可编程逻辑器件的基本结构
2.2 简单的可编程逻辑器件
2.2.1 可编程只读存储器(PROM)
2.2.2 可编程逻辑阵列(PLA)
2.2.3 可编程阵列逻辑(PAL)
2.2.4 通用阵列逻辑(GAL)
2.3 可编程逻辑器件：EPLD和CPLD
2.3.1 可擦除的可编程逻辑器件(EPLD)
2.3.2 复杂的可编程逻辑器件(CPLD)
2.4 现场可编程门阵列(FPGA)
2.4.1 查找表结构
2.4.2 多路开关结构
2.4.3 多级与非门结构
第3章 Xilinx公司可编程逻辑器件的结构原理
3.1 XC9500系列CPLD的结构原理
3.1.1 XC9500系列CPLD的结构框图
3.1.2 XC9500系列CPLD的基本单元
3.1.3 XC9500系列CPLD的其他特性
3.1.4 XC9500系列CPLD的时序模型
3.2 CoolRunner XPLA3系列CPLD的结构原理
3.2.1 CoolRunner XPLA3系列CPLD的结构框图
3.2.2 CoolRunner XPLA3系列CPLD的基本单元
3.2.3 CoolRunner XPLA3系列CPLD的时序模型
3.3 CoolRunner-Ⅱ系列CPLD的结构原理
3.3.1 CoolRunner-Ⅱ系列CPLD的结构框图
3.3.2 CoolRunner-Ⅱ系列CPLD的基本单元
3.3.3 CoolRunner-Ⅱ系列CPLD的时序模型
3.4 Spartan-Ⅱ和Spartan-ⅡE系列FPGA的结构原理
3.4.1 Spartan-Ⅱ和Spartan-ⅡE系列FPGA的结构框图
3.4.2 Spartan-Ⅱ和Spartan-ⅡE系列FPGA的组成部分
3.4.3 延迟锁相环的应用
3.4.4 块状RAM 的应用
3.5 Virtex-Ⅱ系列FPGA的结构原理
3.5.1 Virtex-Ⅱ系列FPGA的结构框图
3.5.2 Virtex-Ⅱ系列FPGA的组成部分
第4章 VHDL设计方法
4.1 VHDL概述
4.2 VHDL程序的结构
4.2.1 实体说明
4.2.2 结构体
4.2.3 库和程序包
4.2.4 配置
4.3 VHDL程序的元素
4.3.1 数据对象
4.3.2 数据类型
4.3.3 运算操作符
4.4 VHDL程序的描述语句
4.4.1 并行描述语句
4.4.2 顺序描述语句
第5章 EDA开发工具——MAX+plusⅡ
5.1 MAX+plusⅡ开发工具简介
5.1.1 MAX+plusⅡ开发工具的特点
5.1.2 MAX+plusⅡ对系统的配置要求
5.1.3 MAX+plusⅡ的安装和卸载
5.1.4 MAX+plusⅡ的功能模块
5.2 MAX+plusⅡ的设计输入
5.2.1 原理图设计输入
5.2.2 文本设计输入
5.3 MAX+plusⅡ的设计编译
5.3.1 可编程逻辑器件的设置
5.3.2 设计项目的编译操作
5.4 MAX+plusⅡ的设计校验
5.4.1 设计的仿真分析
5.4.2 设计的定时分析
5.5 MAX+plusⅡ的器件编程
第6章 EDA开发工具——ISE
6.1 设计开始
6.1.1 软件的安装
6.1.2 运行ISE软件
6.1.3 使用在线帮助
6.2 VHDL的设计输入
6.2.1 创建一个新的项目
6.2.2 使用ArchitectureWizard来创建一个DCM 模块
6.2.3 DCM 模块的声明和例化
6.2.4 元器件设计
6.2.5 使用PACE创建管脚和面积约束
6.3 添加时序约束
6.4 仿真行为模型
6.5 使用 ModelSim 进行行为仿真
6.5.1 行为仿真
6.5.2 布局布线后的仿真
6.6 原理图方式的设计输入
6.6.1 创建生成一个原理图符号
6.6.2 创建一个新的顶层原理图
6.6.3 例化 VHDL模块
6.6.4 原理图中连线
6.6.5 为连线添加网络名
6.6.6 为总线添加网络名
6.6.7 添加输入/输出管脚标记
6.7 设计输入(FSM 状态机输入)
6.7.1 状态机的建立和产生 VHDL代码
6.7.2 设计的功能仿真并产生测试平台
第7章 CPLD/FPGA的边界扫描与下载方式
7.1 概述
7.2 边界扫描测试
7.2.1 边界扫描测试的结构
7.2.2 测试逻辑的控制
7.2.3 边界扫描测试的应用
7.2.4 设计举例
7.3 Xilinx器件的下载
7.3.1 Xilinx器件的下载电缆
7.3.2 Xilinx器件的下载方式
第8章 I2C总线的设计
8.1 I2C总线的结构
8.1.1 I2C总线的基本结构
8.1.2 双向传输的接口特性
8.1.3 I2C总线上的时钟信号
8.1.4 总线竞争的仲裁
8.2 I2C总线的具体实现
8.2.1 原理框图
8.2.2 接口信号说明
8.2.3 I2C总线设计的详细框图
8.2.4 微处理器接口模块
8.2.5 I2C模块说明
8.3 程序说明
8.3.1 顶层程序说明
8.3.2 I2C-CONTROL.VHD程序说明
8.3.3 移位模块程序说明(SHIFT.VHD)
8.3.4 计数器模块说明(UPCNT4.VHD)
8.3.5 微处理器接口模块(UC INTERFACE.VHD)
第9章 DDR SDRAM 接口控制器
9.1 概述
9.2 设计要点
9.3 顶层程序模块
9.4 时钟模块
9.5 控制模块说明
9.5.1 控制模块概述
9.5.2 内存初始化
9.5.3 DDR SDRAM 控制器的主状态机说明
9.5.4 内存访问
9.5.5 程序说明
9.6 数据通道模块
9.6.1 写数据通道
9.6.2 读数据通道
9.6.3 程序说明
9.6.4 V2_DDR_IOB 8.VHD程序说明
9.6.5 V2_DDR_IOB.VHD模块说明
9.6.6 SYNC_DQS2CLK_DRAM.VHD模块说明
9.6.7 RAM_8D.VHD模块
9.6.8 RAM_8D_1.VHD模块
9.7 DQS选通模块
9.8 测试平台
参考文献
可编程逻辑器件和EDA设计技术
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