简介
由郭磊主编的这本本书全面介 绍如何使用Verilog HDL进行数字电路设计、仿真和 验证。全书由VerilogHDL语法基础、组合与时序电路 设计和多个实例系统设计三部分组成。本书以 Verilog-1995和Verilog-2001标准为基础，重视电 路仿真与验证，紧密结合设计实践，可以帮助读者掌 握规范的电路设计方法。书中大量的例题可直接用于 读者的设计实践，具有良好的参考价值。 本书适合通信工程、电子工程及相关专业的高年 级本科生、硕士生作为教材使用，同时也可供进行集 成电路设计和可编程逻辑器件设计的工程师参考使用 。
目录
第1章 Verilog语言
1.1 硬件描述语言
1.2 Verilog发展历史与功能
1.2.1 Verilog HDL
1.2.2 Verilog历史与主要能力
1.3 FPGA开发的一般流程
第2章 Verilog HDL初试
2.1 模块
2.2 时延
2.3 数据流描述方式
2.4 行为描述方式
2.5 结构化描述方式
2.6 混合设计描述方式
2.7 设计测试
第3章 Verilog语言要素与表达式
3.1 标识符
3.2 注释
3.3 格式
3.4 系统任务和函数
3.5 编译指令
3.5.1 'define和'undef
3.5.2 'ifdef、'else和'endif
3.5.3 'default nettype
3.5.4 'include
3.5.5 'resetall
3.5.6 'timescale
3.5.7 'unconnected_drive和'nounconnected_drive
3.5.8 'celldefine和'endcelldefiue
3.6 值集合
3.6.1 整型数
3.6.2 实数
3.6.3 字符串
3.7 数据类型
3.7.1 线网类型
3.7.2 未说明的线网
3.7.3 向量和标量线网
3.7.4 寄存器类型
3.8 参数
3.9 表达式
3.9.1 操作数
3.9.2 操作符
3.9.3 表达式种类
第4章 Verilog建模基础
4.1 模块及实例化
4.1.1 模块
4.1.2 端口
4.1.3 模块实例语句
4.1.4 悬空端口
4.1.5 不同的端口长度
4.1.6 模块参数值
4.1.7 外部端口
4.2 结构模型
4.2.1 内置基本门
4.2.2 多输入门
4.2.3 多输出门
4.2.4 三态门
4.2.5 上拉、下拉电阻
4.2.6 MOS开关
4.2.7 双向开关
4.2.8 门时延
4.2.9 实例数组
4.2.10 隐式线网
4.2.11 示例
4.3 数据流模型化
4.3.1 连续赋值语句
4.3.2 线网说明赋值
4.3.3 时延
4.3.4 线网时延
4.4 行为模型
4.4.1 过程结构
4.4.2 语句块
4.4.3 过程性赋值
4.4.4 连续赋值与过程赋值的比较
4.4.5 if语句
4.4.6 case语句
4.4.7 循环语句
4.4.8 过程性连续赋值
4.5 结构描述方式和行为描述方式的混合使用
第5章 Verilog模块验证
5.1 编写测试验证程序
5.2 激励值产生
5.2.1 值序列
5.2.2 重复模式
5.3 测试验证程序实例l
5.3.1 解码器
5.3.2 触发器
5.4 从文本文件中读取向量
5.5 向文本文件中写入向量
5.6 其他实例
5.6.1 时钟分频器
5.6.2 阶乘设计
5.6.3 时序检测器
第6章 Verilog语言其他规则
6.1 任务
6.1.1 任务定义
6.1.2 任务调用
6.2 函数
6.2.1 函数说明部分
6.2.2 函数调用
6.3 系统任务和系统函数
6.3.1 显示任务
6.3.2 文件输入／输出任务
6.3.3 时间标度任务
6.3.4 模拟控制任务
6.3.5 定时校验任务
6.3.6 模拟时间函数
6.3.7 变换函数
6.3.8 概率分布函数
6.4 禁止语句
6.5 命名事件
6.6 层次路径名
6.7 共享任务和函数
6.8 值变转储文件
6.9 指定程序块
6.10 强度
6.11 竞争状态
第7章 组合电路设计实例
7.1 编码器
7.2 译码器
7.3 多路复用器
7.4 奇偶校验器
7.5 三态器件与比较器
7.6 算术逻辑单元
7.7 组合电路综合案例
第8章 时序电路设计
8.1 锁存器与触发器
8.2 计数器
8.3 移位寄存器
8.4 分频器
8.5 序列检测器的状态机设计
8.6 同步系统结构的设计
8.7 综合实例设计
8.7.1 计数芯片74x163芯片设计与应用
8.7.2 多种类型计数器的设计与实现
第9章 存储器
9.1 Verilog描述存储器基本语法
9.1.1 存储器定义
9.1.2 存储器读取系统任务
9.2 存储器基础模块
9.2.1 单端口单读写的RAM模块
9.2.2 双端口读写地址独立的RAM模块
9.2.3 ROM模块定义与使用
9.2.4 RAM同步读写
9.3 存储器综合实例
第10章 综合实例
10.1 键盘扫描程序的设计
10.1.1 键盘扫描程序的总体电路设计一
10.1.2 矩阵式键盘扫描的工作原理
10.1.3 数码管的显示原理
10.1.4 FIF0（先进先出）存储器电路原理
10.1.5 抖动消除电路原理
10.2 键盘扫描电路各主要功能模块的设计
10.2.1 时序产生模块
10.2.2 键盘扫描译码模块
10.2.3 抖动消除模块
10.2.4 FIF0（先进先出）存储器电路
10.2.5 数码管显示模块
10.3 系统综合与实物验证
10.3.1 系统综合
10.3.2 iMPACT的使用
10.3.3 引脚的锁定
10.4 通用异步接收／发送芯片设计与实现
10.4.1 UART整体方案设计
10.4.2 UART发射机设计
10.4.3 UART接收机设计
10.4.4 波特率发生器设计
10.4.5 主机处理器设计
10.5 UART硬件测试
10.5.1 输入和显示
10.5.2 综合仿真波形
10.5.3 综合与功能实现
10.5.4 iMPACT的使用
10.5.5 串口调试助手
10.5.6 小结
参考文献
1.1 硬件描述语言
1.2 Verilog发展历史与功能
1.2.1 Verilog HDL
1.2.2 Verilog历史与主要能力
1.3 FPGA开发的一般流程
第2章 Verilog HDL初试
2.1 模块
2.2 时延
2.3 数据流描述方式
2.4 行为描述方式
2.5 结构化描述方式
2.6 混合设计描述方式
2.7 设计测试
第3章 Verilog语言要素与表达式
3.1 标识符
3.2 注释
3.3 格式
3.4 系统任务和函数
3.5 编译指令
3.5.1 'define和'undef
3.5.2 'ifdef、'else和'endif
3.5.3 'default nettype
3.5.4 'include
3.5.5 'resetall
3.5.6 'timescale
3.5.7 'unconnected_drive和'nounconnected_drive
3.5.8 'celldefine和'endcelldefiue
3.6 值集合
3.6.1 整型数
3.6.2 实数
3.6.3 字符串
3.7 数据类型
3.7.1 线网类型
3.7.2 未说明的线网
3.7.3 向量和标量线网
3.7.4 寄存器类型
3.8 参数
3.9 表达式
3.9.1 操作数
3.9.2 操作符
3.9.3 表达式种类
第4章 Verilog建模基础
4.1 模块及实例化
4.1.1 模块
4.1.2 端口
4.1.3 模块实例语句
4.1.4 悬空端口
4.1.5 不同的端口长度
4.1.6 模块参数值
4.1.7 外部端口
4.2 结构模型
4.2.1 内置基本门
4.2.2 多输入门
4.2.3 多输出门
4.2.4 三态门
4.2.5 上拉、下拉电阻
4.2.6 MOS开关
4.2.7 双向开关
4.2.8 门时延
4.2.9 实例数组
4.2.10 隐式线网
4.2.11 示例
4.3 数据流模型化
4.3.1 连续赋值语句
4.3.2 线网说明赋值
4.3.3 时延
4.3.4 线网时延
4.4 行为模型
4.4.1 过程结构
4.4.2 语句块
4.4.3 过程性赋值
4.4.4 连续赋值与过程赋值的比较
4.4.5 if语句
4.4.6 case语句
4.4.7 循环语句
4.4.8 过程性连续赋值
4.5 结构描述方式和行为描述方式的混合使用
第5章 Verilog模块验证
5.1 编写测试验证程序
5.2 激励值产生
5.2.1 值序列
5.2.2 重复模式
5.3 测试验证程序实例l
5.3.1 解码器
5.3.2 触发器
5.4 从文本文件中读取向量
5.5 向文本文件中写入向量
5.6 其他实例
5.6.1 时钟分频器
5.6.2 阶乘设计
5.6.3 时序检测器
第6章 Verilog语言其他规则
6.1 任务
6.1.1 任务定义
6.1.2 任务调用
6.2 函数
6.2.1 函数说明部分
6.2.2 函数调用
6.3 系统任务和系统函数
6.3.1 显示任务
6.3.2 文件输入／输出任务
6.3.3 时间标度任务
6.3.4 模拟控制任务
6.3.5 定时校验任务
6.3.6 模拟时间函数
6.3.7 变换函数
6.3.8 概率分布函数
6.4 禁止语句
6.5 命名事件
6.6 层次路径名
6.7 共享任务和函数
6.8 值变转储文件
6.9 指定程序块
6.10 强度
6.11 竞争状态
第7章 组合电路设计实例
7.1 编码器
7.2 译码器
7.3 多路复用器
7.4 奇偶校验器
7.5 三态器件与比较器
7.6 算术逻辑单元
7.7 组合电路综合案例
第8章 时序电路设计
8.1 锁存器与触发器
8.2 计数器
8.3 移位寄存器
8.4 分频器
8.5 序列检测器的状态机设计
8.6 同步系统结构的设计
8.7 综合实例设计
8.7.1 计数芯片74x163芯片设计与应用
8.7.2 多种类型计数器的设计与实现
第9章 存储器
9.1 Verilog描述存储器基本语法
9.1.1 存储器定义
9.1.2 存储器读取系统任务
9.2 存储器基础模块
9.2.1 单端口单读写的RAM模块
9.2.2 双端口读写地址独立的RAM模块
9.2.3 ROM模块定义与使用
9.2.4 RAM同步读写
9.3 存储器综合实例
第10章 综合实例
10.1 键盘扫描程序的设计
10.1.1 键盘扫描程序的总体电路设计一
10.1.2 矩阵式键盘扫描的工作原理
10.1.3 数码管的显示原理
10.1.4 FIF0（先进先出）存储器电路原理
10.1.5 抖动消除电路原理
10.2 键盘扫描电路各主要功能模块的设计
10.2.1 时序产生模块
10.2.2 键盘扫描译码模块
10.2.3 抖动消除模块
10.2.4 FIF0（先进先出）存储器电路
10.2.5 数码管显示模块
10.3 系统综合与实物验证
10.3.1 系统综合
10.3.2 iMPACT的使用
10.3.3 引脚的锁定
10.4 通用异步接收／发送芯片设计与实现
10.4.1 UART整体方案设计
10.4.2 UART发射机设计
10.4.3 UART接收机设计
10.4.4 波特率发生器设计
10.4.5 主机处理器设计
10.5 UART硬件测试
10.5.1 输入和显示
10.5.2 综合仿真波形
10.5.3 综合与功能实现
10.5.4 iMPACT的使用
10.5.5 串口调试助手
10.5.6 小结
参考文献
Verilog实例教程
- 名称
- 类型
- 大小
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云图客服：
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