Verilog数字系统设计与FPGA应用（第2版)（MOOC版）

第1章绪论

1.1集成电路设计技术的发展

1.2Verilog HDL和VHDL

1.2.1Verilog HDL和VHDL的发展历史

1.2.2Verilog HDL和VHDL的比较

1.3FPGA/CPLD简介

1.3.1可编程逻辑器件的发展历史

1.3.2PAL/GAL　　

1.3.3CPLD

1.3.4FPGA

1.3.5CPLD与FPGA的区别

1.3.6SOPC

1.4IP核

习题1

第2章Verilog HDL 基础

2.1Verilog HDL的基本单元——模块

2.1.1简单Verilog HDL程序实例

2.1.2Verilog HDL程序的基本结构

2.1.3逻辑功能描述

2.2Verilog HDL基本语法

2.2.1词法规定

2.2.2常量及其表示

2.2.3变量的数据类型

2.3运算符及表达式

2.3.1算术运算符

2.3.2位运算符

2.3.3缩位运算符

2.3.4关系运算符

2.3.5等式运算符

2.3.6逻辑运算符

2.3.7移位运算符

2.3.8位拼接运算符

2.3.9条件运算符

2.3.10优先级别

2.4过程语句

2.4.1initial语句

2.4.2always语句

2.5块语句

2.5.1串行块begin…end

2.5.2并行块fork…join

2.6赋值语句

2.6.1连续赋值

2.6.2过程赋值

2.7条件语句

2.7.1if…else语句

2.7.2case语句

2.7.3条件的描述完备性

2.8循环语句

2.8.1forever语句

2.8.2repeat语句

2.8.3while语句

2.8.4for语句

2.8.5disable 语句

2.9task和function说明语句

2.9.1task说明语句

2.9.2function说明语句

2.9.3task和function说明语句的不同点

2.10编译向导

2.10.1宏定义语句｀define

2.10.2文件包含语句｀include

2.10.3条件编译命令｀ifdef、｀else、｀endif

2.10.4时间尺度命令｀timescale

2.11Verilog HDL设计举例

2.11.1组合逻辑电路描述

2.11.2时序逻辑电路

2.12小结

习题2

第3章Verilog HDL层次化描述

3.1设计方法学

3.2数据流建模描述方式

3.3行为建模描述方式

3.4结构化建模描述方式

3.4.1实例化已有模块

3.4.2实例化基本门级和开关级元件

3.4.3用户定义的原语

3.5混合设计描述

3.6用Verilog HDL 建模实现自顶向下设计实例

3.7小结

习题3

第4章Verilog有限状态机设计

4．1有限状态机

4．1．1FSM的类型

4．1．2FSM的基本结构

4．1．3标准的四状态Mealy机和Moore机代码描述

4．1．4使用FSM设计数字系统的优点

4．2FSM的Verilog HDL描述方法

4．2．1设计FSM的基本原则

4．2．2FSM的设计步骤

4．2．3状态图和算法状态机图

4．2．4FSM编码方式和非法状态处理办法

4．2．5FSM的描述方法

4．3FSM描述方法实例

4．3．11001序列信号检测器设计

4．3．2简单十字路口交通信号控制器设计

4．3．3复杂交通灯信号控制器设计

4．4小结

习题4

第5章Verilog代码规范和代码风格

5.1Verilog代码规范

5.1.1命名规范

5.1.2格式规范

5.1.3RTL可综合代码编写规范

5.1.4常见错误

5．2Verilog代码风格

5．2．1基本原则

5．2．2设计技巧

5．3小结

习题5

第6章逻辑验证与测试平台

6.1测试平台的基本概念

6.1.1什么是测试平台

6.1.2测试平台模板

6.2仿真激励的语法

6.2.1initial语句和always语句施加激励

6.2.2时钟信号的产生

6.2.3复位信号

6.2.4并行激励

6.2.5循环激励

6.2.6数组激励

6.2.7强制激励

6.2.8包含文件

6.2.9文件的读写

6.2.10矢量采样

6.2.11矢量回放

6.2.12MATLAB

6.3系统函数和系统任务

6.3.1$display、$write和$strobe

6.3.2系统任务$monitor

6.3.3$fopen、$fclose、$fdisplay和$fmonitor

6.3.4系统任务$readmemb和$readmemh

6.3.5系统任务$finish和$stop

6.3.6系统任务$random

6.3.7系统函数$time和$realtime

6.3.8值变转储文件

6.4基础实例

6.5应用实例

6.5.1小型FIFO设计与仿真

6.5.2自动售货机设计与仿真

6.5.3洗衣机控制器设计与仿真

6.6小结

习题6

第7章逻辑综合与静态时序分析

7.1逻辑综合概述

7.1.1什么是逻辑综合

7.1.2逻辑综合的特点

7.1.3逻辑综合的要求

7.2逻辑综合流程和语法

7.3逻辑综合实例

7.3.1组合电路的综合(4位ALU的层次化综合)

7.3.2时序电路的综合(数字跑表的综合)

7.4门级网表的验证

7.4.1ALU网表的门级仿真

7.4.2跑表网表的门级仿真

7.5形式验证

7.6物理综合

7.7静态时序分析

7.8小结

习题7

第8章Altera FPGA/CPLD器件及编程配置

8.1可编程器件的历史和发展趋势

8.2FPGA/CPLD器件结构

8.2.1CPLD的基本结构

8.2.2FPGA的基本结构

8.2.3FPGA/CPLD的器件选型

8.3Altera系列FPGA/CPLD器件

8.3.1MAX各系列器件

8.3.2Cyclone各系列器件

8.3.3Arria各系列器件

8.3.4Stratix各系列器件

8.4编程配置

8.4.1编程硬件

8.4.2编程配置策略

8.4.3下载电缆驱动程序安装指导

8.4.4Quartus Ⅱ 9.0下的编程下载

8.5小结

习题8

第9章数字电路与系统的设计实例

9.1三层电梯控制器设计

9.1.1模块划分

9.1.2电梯控制模块

9.1.3显示转换模块

9.1.4分频模块

9.1.5系统电路图

9.2出租车计价器设计

9.2.1系统分析和模块划分

9.2.2速度调节模块

9.2.3里程显示模块

9.2.4金额显示模块

9.2.5系统电路图

9.3基于FPGA的电子点菜系统设计

9.3.1系统分析和模块划分

9.3.2输入控制模块

9.3.3LCD显示模块

9.3.4菜单存储模块

9.3.5总价计算模块

9.3.6LED显示模块

9.3.7系统电路图

9.4基于TRDB_LCM的液晶显示模块的应用

9.4.1TRDB_LCM显示屏简介

9.4.2TRDB_LCM显示屏的主要参数

9.4.3模块划分

9.4.4彩条显示模块

9.4.5LCM配置模块

9.4.6I2S控制器模块

9.4.7LCM锁相环

9.5维纳滤波器设计

9.5.1维纳滤波算法原理

9.5.2模块划分

9.5.3滤波窗口模块

9.5.4维纳滤波算法模块

9.5.5联合测试平台

9.5.6系统电路图

习题9

第10章可编程片上系统

10.1SOPC简介

10.1.1SOPC开发流程

10.1.2Nios Ⅱ处理器简介

10.1.3Nios Ⅱ外设接口

10.1.4Avalon总线

10.2SOPC开发实例

10.3SOPC设计的常见问题及解决方法

习题10

附录A常用EDA软件使用指南

A.1Quartus Ⅱ 9.1使用指南

A.1.1Quartus Ⅱ文体输入法设计电路实例

A.1.2混合输入法完成层次化设计实例

A.1.3嵌入式锁相环宏功能模块使用实例

A.2ModelSim使用指南

附录BDE2介绍

参考文献