Analysis and Design of Digital Integrated Circuits:In Deep Submicron Technology
副标题：无
作 者：(美)David A.Hodges，(美)Horace G.Jackson，(美)Resve A.Saleh著;蒋平安，王新安，陈自力等译
分类号：
ISBN：9787121016660
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简介
本书以半导体器件物理为基础，由浅入深逐步阐述了深亚微米工艺中数字集成电路的设计技术。内容包括器件模型和公式、基本门电路、静态与动态电路、存储器设计、互连线产生的效应和芯片中电源网格与时钟的分布等。本书的讨论主要基于0.18 mm和0.13 mm cmos工艺进行的，突出了深亚微米工艺中互连线带来的新问题及其对设计的影响。此外，书中还强调了spice模拟工具在电路设计中的应用。
本书反映了深亚微米数字集成电路的设计技术发展，内容丰富全面，是一本优秀的教材。既可作为高等院校微电子、计算机、电子工程等专业本科生和研究生的教材和参考书，也可供从事相关领域工作的技术人员参考。
本书是hodges和jackson的《数字集成电路分析与设计》的第三版．由新的合著者一一英国哥伦比亚大学的resve saleh教授进行了全面修订和更新。这一新版本保持了原著的简洁易用性,添加了全面更新的内容，使本书更适合于21世纪的教学。
本版集中讨论最新的cmos工艺(0．18μm,0．13μm)，并在全书中使用标准的深亚微米擭型。书中对有关存储器的内容进行了拓展和更新，包含了更多spice模拟的内容。此外。增加了很多反映当前工艺和设计实践的新习题和实例。
目录
目录
第1章 深亚微米数字集成电路设计
1.1 绪论
1.2 集成电路产业的简要历史
1.3 数字逻辑门设计的回顾
1.3.1 基本的逻辑函数
1.3.2 逻辑电路的实现
1.3.3 噪声容限的定义
1.3.4 瞬态特性的定义
1.3.5 功耗估算
1.4 数字集成电路设计
1.4.1 MOS晶体管的结构和工作原理
1.4.2 CMOS与NMOS
1.4.3 深亚微米互连
1.5 数字电路的计算机辅助设计
1.5.1 电路模拟和分析
1.6 面临的挑战
1.7 小结
1.8 参考文献
1.9 习题
第2章 MOS晶体管
2.1 绪论
2.2 MOS晶体管的结构和原理
2.3 MOS晶体管的阈值电压
2.4 一次电流-电压特性
2.5 速度饱和公式的来源
2.5.1 高电场的影响
2.5.2 速度饱和器件的电流公式
2.6 α功率定律模型
2.7 亚阈值传导
2.8 MOS晶体管的电容
2.8.1 薄氧化物电容
2.8.2 pn结电容
2.8.3 覆盖电容
2.9 小结
2.10 参考文献
2.11 习题
第3章 制造、版图和模拟
3.1 绪论
3.2 IC制造工艺
3.2.1 IC制造工艺概述
3.2.2 IC光刻工艺
3.2.3 晶体管的制造
3.2.4 制造连线
32.5 连线电容和电阻
3.3 版图基础
3.4 电路模拟中MOS晶体管的模型构造
3.4.1 SPICE中的MOS模型
3.4.2 MOS晶体管的具体说明
3.5 SPICE MOS LEVEL 1器件模型
3.5.1 MOS LEVEL 1参数的提取
3.6 BSIM3模型
3.6.1 BSIM3中的加载过程
3.6.2 短沟道阈值电压
3.6.3 迁移率模型
3.6.4 线性区和饱和区
3.6.5 亚阈值电流
3.6.6 电容模型
3.6.7 源／漏电阻
3.7 MOS晶体管中的附加效应
3.7.1 产品中的参数变化
3.7.2 温度效应
3.7.3 电源变化
3.7.4 电压极限
3.7.5 CMOS闩锁
3.8 绝缘体上的硅工艺
3.9 SPICE模型小结
3.10 参考文献
3.11 习题
第4章 MOS反相器电路
4.1 绪论
4.2 电压传输特性
4.3 噪声容限的定义
4.3.1 单源噪声容限（SSNM）
4.3.2 多源噪声容限（MSNM）
4.4 电阻负载反相器的设计
4.5 NMOS晶体管作为负载器件
4.5.1 饱和增强型负载
4.5.2 线性增强型负载
4.6 互补MOS（CMOS）反相器
4.6.1 CMOS反相器的直流分析
4.6.2 CMOS反相器的版图设计
4.7 伪NMOS反相器
4.8 反相器的尺寸确定
4.9 三态反相器
4.10 小结
4.11 参考文献
4.12 习题
第5章 静态MOS门电路
5.1 绪论
5.2 CMOS门电路
5.2.1 基本的CMOS门的尺寸确定
5.2.2 扇入和扇出研究
5.2.3 CMOS门的电压传输特性
5.3 复杂的CMOS门
5.4 异或门和同或门
5.5 多路选择器电路
5.6 触发器和锁存器
5.6.1 基本的双稳态电路
5.6.2 SR锁存器
5.6.3 JK触发器
5.6.4 主从JK触发器
5.6.5 边沿触发的JK触发器
5.7 D触发器和D锁存器
5.8 CMOS门电路的功耗
5.8.1 动态（转换）功耗
5.8.2 静态（待机）功耗
5.8.3 完整的功耗公式
5.9 功耗和延迟的折中
5.10 小结
5.11 参考文献
5.12 习题
第6章 高速CMOS逻辑设计
6.1 绪论
6.2 转变时间分析
6.2.1 再次讨论门的尺寸——速度饱和效应
6.3 负载电容的详细计算
6.3.1 门扇出电容
6.3.2 自身电容计算
6.3.3 连线电容
6.4 斜波输入情况下改善延迟计算
6.5 针对最佳路径延迟确定门的尺寸
6.5.1 最佳延迟问题
6.5.2 反相器链延迟最优化——FO4延迟
6.5.3 包含与非门和或非门的路径优化
6.6 用逻辑强度优化路径
6.6.1 逻辑强度的导出
6.6.2 理解逻辑强度
6.6.3 分支强度和旁路负载
6.7 小结
6.8 参考文献
6.9 习题
第7章 传输门和动态逻辑设计
7.1 绪论
7.2 基本概念
7.2.1 传输管
7.2.2 电容馈通
7.2.3 电荷共享
7.2.4 电荷丢失的其他途径
7.3 CMOS传输门逻辑
7.3.1 使用CMOS传输门的多路器
7.3.2 CMOS传输门延迟
7.3.3 CMOS传输门的逻辑强度
7.4 动态D锁存器和D触发器
7.5 多米诺逻辑
7.5.1 多米诺门的逻辑强度
7.5.2 多米诺逻辑的局限性
7.5.3 双轨（差分）多米诺逻辑
7.5.4 自复位电路
7.6 小结
7.7 参考文献
7.8 习题
第8章 半导体存储器的设计
8.1 绪论
8.1.1 存储器结构
8.1.2 存储器类型
8.1.3 存储器时间参数
8.2 MOS译码器
8.3 静态RAM单元设计
8.3.1 静态存储器操作
8.3.2 读操作
8.3.3 写操作
8.3.4 SRAM单元版图
8.4 SRAM列I/O电路
8.4.1 列上拉电路
8.4.2 列选择
8.4.3 写电路
8.4.4 读电路
8.5 存储器体系结构
8.6 小结
8.7 参考文献
8.8 习题
第9章 存储器设计中的其他课题
9.1 绪论
9.2 内容寻址存储器
9.3 现场可编程门阵列
9.4 动态读／写存储器
9.4.1 三管动态单元
9.4.2 单管动态单元
9.4.3 动态RAM的外部特性
9.5 只读存储器
9.5.1 MOS ROM单元阵列
9.6 EPROM和E2PROM
9.7 Flash存储器
9.8 FRAM
9.9 小结
9.10 参考文献
9.11 习题
第10章 连线设计
10.1 绪论
10.2 连线的RC延迟
10.2.1 导线电阻
10.2.2 艾蒙延迟的计算
10.2.3 长导线的RC延迟
10.3 超长导线的缓冲器插入
10.4 连线的耦合电容
10.4.1 耦合电容的构成
10.4.2 耦合对延迟的影响
10.4.3 电容噪声或串扰
10.5 连线的电感
10.6 天线效应
10.7 小结
10.8 参考文献
10.9 习题
第11章 电源网格和时钟设计
11.1 绪论
11.2 电源分布设计
11.2.1 IR压降和Ldi/dt
11.2.2 电迁移
11.2.3 电源布线要考虑的问题
11.2.4 去耦电容设计
11.2.5 电源分布设计举例
11.3 时钟和时序问题
11.3.1 时钟定义和量度
11.3.2 时钟偏斜
11.3.3 噪声对时钟和触发器的影响
11.3.4 时钟的功耗
11.3.5 时钟发生器
11.3.6 高性能设计中的时钟分布
11.3.7 时钟分布网络举例
11.4 锁相环／锁延迟环
11.4.1 PLL设计考虑
11.4.2 时钟分布总结
11.5 参考文献
11.6 习题
附录A SPICE的简要介绍
附录B 双极型晶体管和电路
第1章 深亚微米数字集成电路设计
1.1 绪论
1.2 集成电路产业的简要历史
1.3 数字逻辑门设计的回顾
1.3.1 基本的逻辑函数
1.3.2 逻辑电路的实现
1.3.3 噪声容限的定义
1.3.4 瞬态特性的定义
1.3.5 功耗估算
1.4 数字集成电路设计
1.4.1 MOS晶体管的结构和工作原理
1.4.2 CMOS与NMOS
1.4.3 深亚微米互连
1.5 数字电路的计算机辅助设计
1.5.1 电路模拟和分析
1.6 面临的挑战
1.7 小结
1.8 参考文献
1.9 习题
第2章 MOS晶体管
2.1 绪论
2.2 MOS晶体管的结构和原理
2.3 MOS晶体管的阈值电压
2.4 一次电流-电压特性
2.5 速度饱和公式的来源
2.5.1 高电场的影响
2.5.2 速度饱和器件的电流公式
2.6 α功率定律模型
2.7 亚阈值传导
2.8 MOS晶体管的电容
2.8.1 薄氧化物电容
2.8.2 pn结电容
2.8.3 覆盖电容
2.9 小结
2.10 参考文献
2.11 习题
第3章 制造、版图和模拟
3.1 绪论
3.2 IC制造工艺
3.2.1 IC制造工艺概述
3.2.2 IC光刻工艺
3.2.3 晶体管的制造
3.2.4 制造连线
32.5 连线电容和电阻
3.3 版图基础
3.4 电路模拟中MOS晶体管的模型构造
3.4.1 SPICE中的MOS模型
3.4.2 MOS晶体管的具体说明
3.5 SPICE MOS LEVEL 1器件模型
3.5.1 MOS LEVEL 1参数的提取
3.6 BSIM3模型
3.6.1 BSIM3中的加载过程
3.6.2 短沟道阈值电压
3.6.3 迁移率模型
3.6.4 线性区和饱和区
3.6.5 亚阈值电流
3.6.6 电容模型
3.6.7 源／漏电阻
3.7 MOS晶体管中的附加效应
3.7.1 产品中的参数变化
3.7.2 温度效应
3.7.3 电源变化
3.7.4 电压极限
3.7.5 CMOS闩锁
3.8 绝缘体上的硅工艺
3.9 SPICE模型小结
3.10 参考文献
3.11 习题
第4章 MOS反相器电路
4.1 绪论
4.2 电压传输特性
4.3 噪声容限的定义
4.3.1 单源噪声容限（SSNM）
4.3.2 多源噪声容限（MSNM）
4.4 电阻负载反相器的设计
4.5 NMOS晶体管作为负载器件
4.5.1 饱和增强型负载
4.5.2 线性增强型负载
4.6 互补MOS（CMOS）反相器
4.6.1 CMOS反相器的直流分析
4.6.2 CMOS反相器的版图设计
4.7 伪NMOS反相器
4.8 反相器的尺寸确定
4.9 三态反相器
4.10 小结
4.11 参考文献
4.12 习题
第5章 静态MOS门电路
5.1 绪论
5.2 CMOS门电路
5.2.1 基本的CMOS门的尺寸确定
5.2.2 扇入和扇出研究
5.2.3 CMOS门的电压传输特性
5.3 复杂的CMOS门
5.4 异或门和同或门
5.5 多路选择器电路
5.6 触发器和锁存器
5.6.1 基本的双稳态电路
5.6.2 SR锁存器
5.6.3 JK触发器
5.6.4 主从JK触发器
5.6.5 边沿触发的JK触发器
5.7 D触发器和D锁存器
5.8 CMOS门电路的功耗
5.8.1 动态（转换）功耗
5.8.2 静态（待机）功耗
5.8.3 完整的功耗公式
5.9 功耗和延迟的折中
5.10 小结
5.11 参考文献
5.12 习题
第6章 高速CMOS逻辑设计
6.1 绪论
6.2 转变时间分析
6.2.1 再次讨论门的尺寸——速度饱和效应
6.3 负载电容的详细计算
6.3.1 门扇出电容
6.3.2 自身电容计算
6.3.3 连线电容
6.4 斜波输入情况下改善延迟计算
6.5 针对最佳路径延迟确定门的尺寸
6.5.1 最佳延迟问题
6.5.2 反相器链延迟最优化——FO4延迟
6.5.3 包含与非门和或非门的路径优化
6.6 用逻辑强度优化路径
6.6.1 逻辑强度的导出
6.6.2 理解逻辑强度
6.6.3 分支强度和旁路负载
6.7 小结
6.8 参考文献
6.9 习题
第7章 传输门和动态逻辑设计
7.1 绪论
7.2 基本概念
7.2.1 传输管
7.2.2 电容馈通
7.2.3 电荷共享
7.2.4 电荷丢失的其他途径
7.3 CMOS传输门逻辑
7.3.1 使用CMOS传输门的多路器
7.3.2 CMOS传输门延迟
7.3.3 CMOS传输门的逻辑强度
7.4 动态D锁存器和D触发器
7.5 多米诺逻辑
7.5.1 多米诺门的逻辑强度
7.5.2 多米诺逻辑的局限性
7.5.3 双轨（差分）多米诺逻辑
7.5.4 自复位电路
7.6 小结
7.7 参考文献
7.8 习题
第8章 半导体存储器的设计
8.1 绪论
8.1.1 存储器结构
8.1.2 存储器类型
8.1.3 存储器时间参数
8.2 MOS译码器
8.3 静态RAM单元设计
8.3.1 静态存储器操作
8.3.2 读操作
8.3.3 写操作
8.3.4 SRAM单元版图
8.4 SRAM列I/O电路
8.4.1 列上拉电路
8.4.2 列选择
8.4.3 写电路
8.4.4 读电路
8.5 存储器体系结构
8.6 小结
8.7 参考文献
8.8 习题
第9章 存储器设计中的其他课题
9.1 绪论
9.2 内容寻址存储器
9.3 现场可编程门阵列
9.4 动态读／写存储器
9.4.1 三管动态单元
9.4.2 单管动态单元
9.4.3 动态RAM的外部特性
9.5 只读存储器
9.5.1 MOS ROM单元阵列
9.6 EPROM和E2PROM
9.7 Flash存储器
9.8 FRAM
9.9 小结
9.10 参考文献
9.11 习题
第10章 连线设计
10.1 绪论
10.2 连线的RC延迟
10.2.1 导线电阻
10.2.2 艾蒙延迟的计算
10.2.3 长导线的RC延迟
10.3 超长导线的缓冲器插入
10.4 连线的耦合电容
10.4.1 耦合电容的构成
10.4.2 耦合对延迟的影响
10.4.3 电容噪声或串扰
10.5 连线的电感
10.6 天线效应
10.7 小结
10.8 参考文献
10.9 习题
第11章 电源网格和时钟设计
11.1 绪论
11.2 电源分布设计
11.2.1 IR压降和Ldi/dt
11.2.2 电迁移
11.2.3 电源布线要考虑的问题
11.2.4 去耦电容设计
11.2.5 电源分布设计举例
11.3 时钟和时序问题
11.3.1 时钟定义和量度
11.3.2 时钟偏斜
11.3.3 噪声对时钟和触发器的影响
11.3.4 时钟的功耗
11.3.5 时钟发生器
11.3.6 高性能设计中的时钟分布
11.3.7 时钟分布网络举例
11.4 锁相环／锁延迟环
11.4.1 PLL设计考虑
11.4.2 时钟分布总结
11.5 参考文献
11.6 习题
附录A SPICE的简要介绍
附录B 双极型晶体管和电路
Analysis and Design of Digital Integrated Circuits:In Deep Submicron Technology
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