Introduction to VLSI Circuits and Systems
副标题：无
分类号：
ISBN：9787505394247
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简介
本书介绍CMOS数字大规模集成电路与系统设计的基础。 全书分为三部分。 第1部分介绍集成电路的逻辑与物理层设计， 其中包括CMOS静态门的逻辑设计与信号控制， 芯片生产与制造工艺， 版图设计与CAD工具。 第2部分讨论CMOS电子电路， 介绍MOSFET的特性和开关模型， 各类逻辑电路，包括高速CMOS逻辑电路，同时介绍分析逻辑链延时的经典方法和新方法。第3部分为VLSI的系统设计，介绍Verilog琀DL高层次描述语言， 分析数字系统单元库部件以及加法器和乘法器的设计，并且研究物理设计中应当考虑的问题，包括时钟技术、 布局布线、 信号串扰、 测试与功耗问题。本书可作为电子、 电气、 自动化与计算机等专业本科高年级学生及研究生课程的教科书， 也可作为相关科技和工程技术人员的参考书。
目录
第1章 VLSI概论
1.1 复杂性与设计
1.1.1 设计流程举例
1.1.2 VLSI芯片的类型
1.2 基本概念
1.3 本书安排
1.4 参考资料
第1部分 硅片逻辑
第2章 MOSFET逻辑设计
2.1 理想开关与布尔运算
2.2 MOSFET开关
2.3 基本的CMOS逻辑门
2.3.1 非门（NOT门）
2.3.2 CMOS或非门（NOR门）
2.3.3 CMOS与非门（NAND门）
2.4 CMOS复合逻辑门
2.4.1 结构化逻辑设计
2.4.2 异或门（XOR）和异或非门（XNOR）
2.4.3 一般化的AOI和OAI逻辑门
2.5 传输门（TG）电路
逻辑设计
2.6 时钟控制和数据流控制
2.7 参考资料
2.8 习题
第3章 CMOS集成电路的物理结构
3.1 集成电路工艺层
互连线的电阻和电容
3.2 MOSFET
3.2.1 硅的导电性
3.2.2 nFET和pFET
3.2.3 FET中的电流
3.2.4 栅电容的驱动
3.3 CMOS工艺层
3.4 FET阵列设计
3.4.1 基本门设计
3.4.2 复合逻辑门
3.4.3 一般性讨论
3.4.4 小结
3.5 参考资料
3.6 习题
第4章 CMOS集成电路的制造
4.1 硅工艺概述
本章概要
4.2 材料生长与淀积
4.2.1 二氧化硅
4.2.2 氮化硅
4.2.3 多晶硅
4.2.4 金属化
4.2.5 掺杂硅层
4.2.6 化学机械抛光
4.3 刻蚀
洁净间
4.4 CMOS工艺流程
工艺改进
4.5 设计规则
4.5.1 物理极限
4.5.2 电气规则
4.6 参考资料
第5章 物理设计的基本要素
5.1 基本概念
CAD工具
5.2 基本结构的版图
5.2.1 n阱
5.2.2 有源区
5.2.3 掺杂硅区
5.2.4 MOSFET
5.2.5 有源区接触
5.2.6 金属层1
5.2.7 通孔和多层金属
5.2.8 防止闩锁现象
5.2.9 版图编辑器
5.3 单元概念
5.4 FET的尺寸确定和单位晶体管
5.5 逻辑门的物理设计
5.5.1 NOT单元
5.5.2 与非门（NAND）和或非门（NOR）单元
5.5.3 复合逻辑门
5.5.4 关于版图的小结
5.6 设计层次化
5.7 参考资料
第2部分 从逻辑到电子电路
第6章 MOSFET的电气特性
6.1 MOS物理学
阈值电压的推导
6.2 nFET电流－电压方程
6.2.1 SPICE Level 1方程
6.2.2 体偏置效应
6.2.3 电流方程推导
6.3 FET的RC模型
6.3.1 漏源HET电阻
6.3.2 HET电容
6.3.3 模型建立
6.4 pFET特性
pFET寄生参数
6.5 小尺寸MOSFET模型
6.5.1 尺寸缩小原理
6.5.2 小尺寸器件效应
6.5.3 SPICE模型
6.6 参考资料
6.7 习题
第7章 CMOS逻辑门电子学分析
7.1 CMOS反相器的直流特性
7.2 反相器的开关特性
7.2.1 下降时间计算
7.2.2 上升时间
7.2.3 传播延时
7.2.4 一般分析
7.2.5 反相器电路小结
7.3 功耗
7.4 DC特性：与非门（NAND门）和或非门（NOR门）
7.4.1 与非门（NAND门）分析
7.4.2 或非门（NOR门）
7.5 与非门和或非门的暂态响应
7.5.1 NAND2开关时间
7.5.2 二输入或非门（NOR2）的开关时间
7.5.3 小结
7.6 复合逻辑门的分析
功耗
7.7 逻辑门过渡特性设计
7.8 传输门和传输管
7.9 关于SPICE模拟
7.10 参考资料
7.11 习题
第8章 高速CMOS逻辑电路设计
8.1 门延时
8.2 驱动大电容负载
在反相器链中使延时最小
8.3 逻辑努力（Logical Effort）
8.3.1 基本定义
8.3.2 一般化情形
8.3.3 级数的优化
8.3.4 逻辑面积
8.3.5 分支情况
8.3.6 小结
8.4 BiCMOS驱动器
8.4.1 双极型管的特性
8.4.2 驱动电路
8.5 参考资料
8.6 习题
第9章 CMOS逻辑电路的高级技术
9.1 镜像电路
9.2 准nMOS电路
9.3 三态电路
9.4 时钟控制CMOS
9.5 动态CMOS逻辑电路
9.5.1 多米诺逻辑
9.5.2 动态逻辑电路的功耗
9.6 双轨逻辑电路
9.6.1 CVSL
9.6.2 互补传输管逻辑
9.7 参考资料
9.8 习题
第3部分 VLSI系统设计
第10章 用Verilog？硬件描述语言描述系统
10.1 基本概念
10.2 结构化的门级模型
Verilog举例
10.3 开关级建模
10.4 层次化设计
10.5 行为级和RTL建模
10.6 参考资料
10.7 习题
第11章 常用的VLSI系统部件
11.1 多路选择器
11.2 二进制译码器
11.3 相等检测器和比较器
11.4 优先权编码器
11.5 移位和循环操作
11.6 锁存器
11.7 D触发器
11.8 寄存器
11.9 综合的作用
11.10 参考资料
11.11 习题
第12章 CMOS VLSI运算电路
12.1 一位加法器电路
12.2 串行进位加法器
12.3 超前进位加法器
12.3.1 曼彻斯特进位链
12.3.2 扩展为宽位加法器
12.4 其他高速加法器
12.4.1 进位旁路电路（Carry-Skip Circuits）
12.4.2 进位选择加法器（Carry-Select Adder）
12.4.3 进位保留加法器（Carry-Save Adder）
12.5 乘法器
12.5.1 阵列乘法器
12.5.2 其他乘法器
12.6 小结
12.7 参考资料
12.8 习题
第13章 存储器与可编程逻辑
13.1 静态RAM
13.2 SRAM阵列
13.3 动态RAM
13.3.1 DRAM单元的物理设计
13.3.2 分割字线结构
13.4 ROM阵列
用户编程ROM
13.5 逻辑阵列
13.5.1 可编程逻辑阵列
13.5.2 门阵列
13.6 参考资料
13.7 习题
第14章 系统级物理设计
14.1 大规模集成电路的物理设计
14.2 互连线延时模型
14.2.1 信号延时与连线长度的关系
14.2.2 对互连线延时的考虑
14.3 串扰
有关串扰的考虑
14.4 互连线的尺寸缩小
14.5 布局布线
14.6 输入和输出电路
14.6.1 输入电路
14.6.2 输出驱动器
14.7 电源的分配和功耗
同时切换引起的噪声
14.8 低功耗设计考虑
14.9 参考资料
14.10 习题
第15章 VLSI时钟和系统设计
15.1 时钟控制触发器
经典的状态机
15.2 CMOS时钟方式
15.2.1 钟控逻辑链
15.2.2 动态逻辑链
15.3 流水线系统
15.4 时钟的产生和分配
15.4.1 时钟的稳定和产生
15.4.2 时钟布线与驱动器树结构
15.5 系统设计考虑
15.5.1 位片式设计
15.5.2 cache存储器
15.5.3 脉动系统和并行处理
15.5.4 小结
15.6 参考资料
第16章 VLSI电路的可靠性与测试
16.1 一般概念
可靠性建模
16.2 CMOS测试
16.2.1 CMOS故障模型
16.2.2 门级测试
16.2.3 IDDQ测试
16.3 测试生成方法
16.3.1 静态CMOS逻辑门
16.3.2 故障的逻辑影响
16.3.3 路径的敏化
16.3.4 D算法
16.3.5 布尔差分
16.4 小结
16.5 参考资料
1.1 复杂性与设计
1.1.1 设计流程举例
1.1.2 VLSI芯片的类型
1.2 基本概念
1.3 本书安排
1.4 参考资料
第1部分 硅片逻辑
第2章 MOSFET逻辑设计
2.1 理想开关与布尔运算
2.2 MOSFET开关
2.3 基本的CMOS逻辑门
2.3.1 非门（NOT门）
2.3.2 CMOS或非门（NOR门）
2.3.3 CMOS与非门（NAND门）
2.4 CMOS复合逻辑门
2.4.1 结构化逻辑设计
2.4.2 异或门（XOR）和异或非门（XNOR）
2.4.3 一般化的AOI和OAI逻辑门
2.5 传输门（TG）电路
逻辑设计
2.6 时钟控制和数据流控制
2.7 参考资料
2.8 习题
第3章 CMOS集成电路的物理结构
3.1 集成电路工艺层
互连线的电阻和电容
3.2 MOSFET
3.2.1 硅的导电性
3.2.2 nFET和pFET
3.2.3 FET中的电流
3.2.4 栅电容的驱动
3.3 CMOS工艺层
3.4 FET阵列设计
3.4.1 基本门设计
3.4.2 复合逻辑门
3.4.3 一般性讨论
3.4.4 小结
3.5 参考资料
3.6 习题
第4章 CMOS集成电路的制造
4.1 硅工艺概述
本章概要
4.2 材料生长与淀积
4.2.1 二氧化硅
4.2.2 氮化硅
4.2.3 多晶硅
4.2.4 金属化
4.2.5 掺杂硅层
4.2.6 化学机械抛光
4.3 刻蚀
洁净间
4.4 CMOS工艺流程
工艺改进
4.5 设计规则
4.5.1 物理极限
4.5.2 电气规则
4.6 参考资料
第5章 物理设计的基本要素
5.1 基本概念
CAD工具
5.2 基本结构的版图
5.2.1 n阱
5.2.2 有源区
5.2.3 掺杂硅区
5.2.4 MOSFET
5.2.5 有源区接触
5.2.6 金属层1
5.2.7 通孔和多层金属
5.2.8 防止闩锁现象
5.2.9 版图编辑器
5.3 单元概念
5.4 FET的尺寸确定和单位晶体管
5.5 逻辑门的物理设计
5.5.1 NOT单元
5.5.2 与非门（NAND）和或非门（NOR）单元
5.5.3 复合逻辑门
5.5.4 关于版图的小结
5.6 设计层次化
5.7 参考资料
第2部分 从逻辑到电子电路
第6章 MOSFET的电气特性
6.1 MOS物理学
阈值电压的推导
6.2 nFET电流－电压方程
6.2.1 SPICE Level 1方程
6.2.2 体偏置效应
6.2.3 电流方程推导
6.3 FET的RC模型
6.3.1 漏源HET电阻
6.3.2 HET电容
6.3.3 模型建立
6.4 pFET特性
pFET寄生参数
6.5 小尺寸MOSFET模型
6.5.1 尺寸缩小原理
6.5.2 小尺寸器件效应
6.5.3 SPICE模型
6.6 参考资料
6.7 习题
第7章 CMOS逻辑门电子学分析
7.1 CMOS反相器的直流特性
7.2 反相器的开关特性
7.2.1 下降时间计算
7.2.2 上升时间
7.2.3 传播延时
7.2.4 一般分析
7.2.5 反相器电路小结
7.3 功耗
7.4 DC特性：与非门（NAND门）和或非门（NOR门）
7.4.1 与非门（NAND门）分析
7.4.2 或非门（NOR门）
7.5 与非门和或非门的暂态响应
7.5.1 NAND2开关时间
7.5.2 二输入或非门（NOR2）的开关时间
7.5.3 小结
7.6 复合逻辑门的分析
功耗
7.7 逻辑门过渡特性设计
7.8 传输门和传输管
7.9 关于SPICE模拟
7.10 参考资料
7.11 习题
第8章 高速CMOS逻辑电路设计
8.1 门延时
8.2 驱动大电容负载
在反相器链中使延时最小
8.3 逻辑努力（Logical Effort）
8.3.1 基本定义
8.3.2 一般化情形
8.3.3 级数的优化
8.3.4 逻辑面积
8.3.5 分支情况
8.3.6 小结
8.4 BiCMOS驱动器
8.4.1 双极型管的特性
8.4.2 驱动电路
8.5 参考资料
8.6 习题
第9章 CMOS逻辑电路的高级技术
9.1 镜像电路
9.2 准nMOS电路
9.3 三态电路
9.4 时钟控制CMOS
9.5 动态CMOS逻辑电路
9.5.1 多米诺逻辑
9.5.2 动态逻辑电路的功耗
9.6 双轨逻辑电路
9.6.1 CVSL
9.6.2 互补传输管逻辑
9.7 参考资料
9.8 习题
第3部分 VLSI系统设计
第10章 用Verilog？硬件描述语言描述系统
10.1 基本概念
10.2 结构化的门级模型
Verilog举例
10.3 开关级建模
10.4 层次化设计
10.5 行为级和RTL建模
10.6 参考资料
10.7 习题
第11章 常用的VLSI系统部件
11.1 多路选择器
11.2 二进制译码器
11.3 相等检测器和比较器
11.4 优先权编码器
11.5 移位和循环操作
11.6 锁存器
11.7 D触发器
11.8 寄存器
11.9 综合的作用
11.10 参考资料
11.11 习题
第12章 CMOS VLSI运算电路
12.1 一位加法器电路
12.2 串行进位加法器
12.3 超前进位加法器
12.3.1 曼彻斯特进位链
12.3.2 扩展为宽位加法器
12.4 其他高速加法器
12.4.1 进位旁路电路（Carry-Skip Circuits）
12.4.2 进位选择加法器（Carry-Select Adder）
12.4.3 进位保留加法器（Carry-Save Adder）
12.5 乘法器
12.5.1 阵列乘法器
12.5.2 其他乘法器
12.6 小结
12.7 参考资料
12.8 习题
第13章 存储器与可编程逻辑
13.1 静态RAM
13.2 SRAM阵列
13.3 动态RAM
13.3.1 DRAM单元的物理设计
13.3.2 分割字线结构
13.4 ROM阵列
用户编程ROM
13.5 逻辑阵列
13.5.1 可编程逻辑阵列
13.5.2 门阵列
13.6 参考资料
13.7 习题
第14章 系统级物理设计
14.1 大规模集成电路的物理设计
14.2 互连线延时模型
14.2.1 信号延时与连线长度的关系
14.2.2 对互连线延时的考虑
14.3 串扰
有关串扰的考虑
14.4 互连线的尺寸缩小
14.5 布局布线
14.6 输入和输出电路
14.6.1 输入电路
14.6.2 输出驱动器
14.7 电源的分配和功耗
同时切换引起的噪声
14.8 低功耗设计考虑
14.9 参考资料
14.10 习题
第15章 VLSI时钟和系统设计
15.1 时钟控制触发器
经典的状态机
15.2 CMOS时钟方式
15.2.1 钟控逻辑链
15.2.2 动态逻辑链
15.3 流水线系统
15.4 时钟的产生和分配
15.4.1 时钟的稳定和产生
15.4.2 时钟布线与驱动器树结构
15.5 系统设计考虑
15.5.1 位片式设计
15.5.2 cache存储器
15.5.3 脉动系统和并行处理
15.5.4 小结
15.6 参考资料
第16章 VLSI电路的可靠性与测试
16.1 一般概念
可靠性建模
16.2 CMOS测试
16.2.1 CMOS故障模型
16.2.2 门级测试
16.2.3 IDDQ测试
16.3 测试生成方法
16.3.1 静态CMOS逻辑门
16.3.2 故障的逻辑影响
16.3.3 路径的敏化
16.3.4 D算法
16.3.5 布尔差分
16.4 小结
16.5 参考资料
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