Verilog传奇——从电路出发的HDL代码设计

目 录
忍者学校篇
第一章 基础知识 2
加和尚说技术发展 穆金仙谈语言演变
Verilog语言发展及其主要特点 5
守规并非实际迂腐 按部方为真正捷径
ASIC与FPGA的开发流程 13
高速率信号要完整 门阵列时序可约束
FPGA的时序约束 21
打胜仗未雨需绸缪 做设计把握到细节
FPGA结构与面向FPGA的设计 30
语言设计两面全能 初学乍练一头雾水
Verilog语言的可综合性 38
第二章 语言层次 47
翻译标准穆子得意 胡说层次加菲犯难
标准内容与逻辑层次 50
跳出行为天地宽 广面试之前必读此节
非RTL级的Verilog简介 57
脚踏阴阳以生四象 内存数值而出格式
常量与表达式 63
出生命名自有准则 千丝万缕布尔逻辑
变量类型 71
工程步骤自顶向下 逻辑设计模块连接
模块设计与连接 77
下忍者篇
第三章 组合操作 88
科学思维三段推理 数字电路逻辑运算
逻辑运算 92
四则运算正负整数 可否综合加减乘除
算术运算 99
适应环境多种选择 分支导航关系比较
关系操作 107
关关雎鸠辗转反侧 位位比特拼接扩展
位拼接与选取 113
前途歧路会看地图 系统分支选择操作
“? :”选择操作 122
第四章 还是组合 131
默默潜伏不求正名 时时准备立即响应
组合逻辑：reg与always 134
条件面前戏说假如 真情实感泪唱如果
选择语句 143
数座“伊夫”管理困难 多个数值讨论“案例”
多选语句 151
沙弥听讲迷途知返 老道说书指点迷津
组合逻辑综合 160
中忍者篇
第五章 时序逻辑 167
两个活宝锁存触发 一对兄弟电平边沿
触发器与时序逻辑 171
积香厨中穆子做面 集电芯内触发联串
D触发器链 181
包袱重压蜗牛行路 轻装分担马蹄飞奔
时序与组合逻辑融合 192
独木成林难于登天 兄弟协力分进合击
并行化设计模式 204
天下大事欲速不达 建功立业集腋成裘
流水线设计模式 214
工作不满老板发怒 一人多用调度得当
时分复用设计模式 231
第六章 工程话题 241
系统复位无上法宝 片外按键初级输入
按键与复位 244
语言有限移位受限 智力无边位数可变
可变移位宽度的移位操作 255
数字逻辑状态一统 数学抽象模型两种
有限状态机及其代码 262
多个时钟滴滴答答 几种隔离分分合合
多时钟系统 275
重复工作令人烦恼循环描述可能综合
循环控制 282
上忍者篇
第七章 灵活模块 291
辟邪驱鬼书宝尉迟 复杂计算任务函数
函数与任务 294
统一环境统一定义 一起修改一起作用
宏定义与宏判断 303
结构一致小节差异 书写单次参数细化
参数 310

学习方法模式总结 代码简练生成有道
生成块 319
综合知识核心设计 数字分频牛刀小试
数字分频器核的设计 333
第八章 电路之外 334
行为涉及红花两朵 电路验证各有不同
与电路无关的HDL 347
继承而来功能丰富 范围广泛应用谨慎
编译指令 356
仿真亦需输入输出 语言也有任务函数
系统任务与函数 364
武林高手也要吃饭 最强设计必须测试
测量向量与激励 374
对外联络语言接口 勾选交通句柄函数
与其他语言/系统借口简介 383
火影篇
第九章 综合例子 391
脉冲时钟时时震荡 正弦信号刻刻查表
DDS及其基于ROM查找表的实现 394
截弓为弦祖子得率 化曲作线比丘成功
基于折线拟合的DDS实现 407
胡旋不停逐步逼近 位宽延长内外有别
基于CORDIC的DDS实现 421

常用Verilog关键词的逻辑归类 431

代码风格与规则 434

有关开发与仿真环境的资料 438