VHDL硬件描述语言与数字逻辑电路设计:电子工程师必备知识

第1章 数字系统硬件设计概述

1．1 传统的系统硬件设计方法

1．1．1 采用自下至上(bottom up)的设计方法

1．1．2 采用通用的逻辑元、器件

1．1．3 在系统硬件设计的后期进行仿真和调试

1．1．4 主要设计文件是电原理图

1．2 利用硬件描述语言(hdl)的硬件电路设计方法

1．2．1 采用自上至下(topdown)的设计方法

1．2．2 系统中可大量采用asic芯片

1．2．3 采用系统早期仿真

1．2．4 降低了硬件电路设计难度

1．2．5 主要设计文件是用hdl语言编写的源程序

1．3 利用vhdl语言设计硬件电路的优点

1．3．1 设计技术齐全、方法灵活、支持广泛

1．3．2 系统硬件描述能力强

1．3．3 vhdl语言可以与工艺无关编程

1. 3．4 vhdl语言标准、规范，易于共享和复用

第2章 vhdl语言程序的基本结构

2．1 vkdl语言设计的基本单元及其构成

2．1．1 实体说明

. 2．1．2 构造体

2．2 vhdl语言构造体的子结构描述

2．2．1 block语句结构描述

2．2．2 进程(process)语句结构描述

2．2．3 子程序(shbprogram)语句结构描述

2．3 包集合、库及配置

2．3．1 库

2．3．2 包集合

2．3．3 配置

第3章 vhdl语言的数据类型及运算操作符

3．1 vhdl语言的客体及其分类

3．1．1 常数(constant)

3．1．2 变量(variable)

3．1．3 信号(signal)

3．1．4 信号和变量值代入的区别

3．2 vhdl语言的数据类型

3．2．1 标准的数据类型

3．2．2 用户定义的数据类型

3。2．3 用户定义的子类型

3．2．4 数据类型的转换

3．2．5 数据类型的限定

3．2．6 ieee标准“std_logic”、“std—logic—vector”

3．3 vhdl语言的运算操作符

3．3．1 逻辑运算符

3．3．2 算术运算符

3．3．3 关系运算符

3．3．4 并置运算符

第4章 vhdc语言构造体的描述方式

4．1 构造体的行为描述方式

4．1．1 代入语句

4．1．2 延时语句

4．1．3 多驱动器描述语句

4．1．4 generic语句

4．2 构造体的寄存器传输(rtl)描述方式

4．2．1 rtl描述方式的特点

4．2．2 使用rtl描述方式应注意的几个问题

4．3 构造体的结构描述方式

4．3．1 构造体结构描述的基本框架

4．3．2 component语句

4．3．3 component—instant语句

第5章 vhdl语言的主要描述语句

5．1 顺序描述语句

5．1．1 wait语句

5．1．2 断言(assert)语句

5．1．3 信号代入语句

5．1．4 变量赋值语句

5．1．5 if语句

5．1．6 case语句

5．1．7 loop语句

5．1．8 next语句

5．1．9 exit语句

5．2 并发描述语句

5．2．1 进程(process)语句

5．2．2 并发信号代入(concurrent signal assignment)语句

5．2．3 条件信号代入(conditionnalslgnalassignment)语句

5．2．4 选择信号代入(selective signaladlgnment)语句

5．2．5 并发过程调用(concurrent procedmre cah)语句

5．2．6 块(block)语句

5．3 其它语句和有关规定的说明

5．3．1 命名规则和注解的标记

5．3．2 attribute(属性)描述与定义语句

5．3．3 generat辽语句

5．3．4 textio

第6章 数值系统的状态模型

6．1 二态数值系统

6．2 三态数值系统

6．3 四态数值系统

6．4 九态数值系统

6．5 十二态数值系统

6．6 四十六态数值系统

第7章 基本逻辑电路设计

7．1 组合逻辑电路设计

7．1．1 简单门电路

7．1．2 编、译码器与选择器

7．1．3 加法器、求补器

7．1．4 三态门及总线缓冲器

7．2 时序电路设计

7．2．1 时钟信号和复位信号

7．2．2 触发器

7．2．3 寄存器

7．2．4 计数器

7．3 存贮器

7．3．1 存贮器描述中的一些共性问题

7．3．2 rom(只读存贮器)

7．3．3 ram(随机存贮器)

7．3．4 fifo(先进先出堆栈)

第8章 仿真与逻辑综合

8．1 仿真

8．1．1 仿真输入信息的产生

8．1．2 仿真

8．1．3 仿真程序模块的书写

8．2 逻辑综合

8．2. 1 约束条件

8. 2．2 属性描述

8．2．3 工艺库

8．2．4 逻辑综合的基本步骤

第9章 计时电路设计实例

9．1 1／100s计时器的功能要求和结构

9．1．1 1／100s计时器的功能要求

9．1．2 1／100 s计时器的结构设想

9．2 l／100 s计时控制芯片设计

9．2．1 计时控制芯片的结构

9．2．2 计时控制芯片的包集合packap_p_stop_watch

9．2．3 基本单元电路描述

9．2．4 计时控制芯片实体stop_watch描述

9．2．5 计时控制芯片的构造体报述

9．2．6 各子模块描述说明

第10章 微处理器接口芯片设计实例

10．1 可编程并行接口芯片设计实例

10．1．1 8255的引脚及内部结构

10．1．2 8255的工作方式及其控制字

10．1．3 8255的结构设计

10．1．4 8255芯片的vhdl语言描述

10．1．5 8255芯片vhdl语言描述模块仿真

10．2 sci串行接口芯片设计实例

10．2．1 sci的引脚及内部结构

10．2．2 串行数据传送格式及同步控制机构

10．2．3 sci芯片的vhdl语言描述

10．2．4 sci芯片vhdl语言描述模块仿真

l0．3 键盘接口芯片kbc设计实例

10．3．1 kbc的引脚及内部结构

10．3. 2 同步控制机构和查表变换

10．3．3 kbc芯片的vhdl语言描述

10．3．4 kbc芯片vhdl语言描述模块仿真

第11章 93版和87版vhdl语言的主要区别

11．1 vhdl语言93版本的特点

11．1．1 文件是vhdl语言新的客体

11．1．2 在端口映射中使用常量表达式

11．1．3 定义了共享变量

11．1．4 定义了group

11．1．5 定义了新的属性foreign

11．1．6 语句描述上的区别

11．1．7 扩展标号标注

11．1．8 纯函数和非纯函数

11．1．9 “标识”(signature)

11．1．10 文件操作定义

11．1．11 扩大了属性使用范围

11．1．12 增加了逻辑操作

11．1．13 report语句(报告语句)

11．1．14 信号延时可指定脉冲宽度限制

11．1．15 可对信号赋无效值

11．1．16 延迟过程

11．1．17 component语句、实体——构造体或配置的直接说明

11．1．18 generate语句可含端口说明部分

11．1．19 扩展了字符集

11．1．20 定义了扩展标识符

11．1．21 位串

11．1．22 增加了预定义属性

11．1．23 扩充了标准包集合(standard)

11．2 87版到93版的移植问题

第12章 max十plus ii使用说明

12．1 max十plus ii概述

12．1．1 系统安装

12．1．2 max十plus ii对vhdl的支持

12．1．3 max十plus ii系统的启动

12．2 建立和编辑一个vhdl语言的工程文件

12．2．1 新文件的编辑

12．2．2 文件的修改

12．3 vhdl语言程序的编译

12．4 vhdl语言程序的仿真

12．4．1 生成仿真波形文件

l2．4．2 仿真

12．4．3 定时分析

习题与思考题

附录a vhdl语言文法一览表

附录b 属性说明

附录c vhdl标准包集合文件

主要参考文献