VHDL数字系统设计

　　第1章 概论
　　 1．1 数字集成电路分类
　　 1．1．1 按生产工艺分类
　　 1．1．2 按生产目的分类
　　 1．1．3 按制造方法分类
　　 1．2 编程逻辑器件简介
　　 1．2．1 PLD的分类
　　 1．2．2 PLD的发展历程
　　 1．3 数字系统的设计工具与设计流程
　　 1．3．1 数字系统设计自动化技术的发展历程
　　 1．3．2 数字系统的设计流程
　　 1．4 知识产权核(Core，IP Core)
　　 1．5 数字系统设计中的其他问题
　　 1．5．1 优化设计
　　 1．5．2 时钟信号与复位信号设计
　　 1．5．3 数字系统的可观察性设计
　　 1．6 本章小结
　　 1．7 习题
　　第2章 硬件描述语言VHDL入门
　　 2．1 VHDL的由来
　　 2．2 位全加器的描述实例
　　 2．3 基本的VHDL模型结构
　　 2．3．1 设计实体
　　 2．3．2 实体声明
　　 2．3．3 结构体
　　 2．4 VHDL标识符
　　 2．4．1 基本标识符
　　 2．4．2 扩展标识符
　　 2．5 VHDL对象
　　 2．6 VHDL数据类型和子类型
　　 2．6．1 文字
　　 2．6．2 标量类型
　　 2．6．3 复合类型
　　 2．6．4 子类型
　　 2．6．5 类型转换
　　 2．7 属性
　　 2．8 运算符与聚合赋值
　　 2．8．1 算术运算符
　　 2．8．2 逻辑运算符
　　 2．8．3 关系运算符
　　 2．8．4 连接运算符
　　 2．8．5 聚合赋值
　　 2．9 本章小结
　　 2．10 习题
　　第3章 VHDL基本语句
　　 3．1 仿真与延迟
　　 3．1．1 仿真△机制
　　 3．1．2 延迟
　　 3．2 进程语句与WAIT语句
　　 3．2．1 进程语句
　　 3．2．2 WAIT语句
　　 3．3 顺序语句
　　 3．3．1 变量赋值语句
　　 3．3．2 信号赋值语句
　　 3．3．3 多驱动源信号——决断信号
　　 3．3．4 IF语句
　　 3．3．5 CASE语句
　　 3．3．6 NULL语句
　　 3．3．7 LOOP语句
　　 3．3．8 NEXT语句与EXIT语句
　　 3．3．9 过程调用语句与RETURN语句
　　 3．3．10 断言语句与REPORT语句
　　 3．4 并行语句
　　 3．4．1 块语句
　　 3．4．2 并行信号赋值语句
　　 3．4．3 并行过程调用语句
　　 3．4．4 并行断言语句
　　 3．4．5 元件例化语句
　　 3．4．6 生成语句
　　 3．5 本章小结
　　 3．6 习题
　　第4章 VHDL深入
　　 4．1 子程序
　　 4．1．1 函数
　　 4．1．2 过程
　　 4．2 程序包和设计库
　　 4．2．1 程序包
　　 4．2．2 预定义程序包
　　 4．2．3 十字路口交通信号灯控制器
　　 4．3 重载
　　 4．3．1 子程序重载
　　 4．3．2 运算符重载
　　 4．4 决断信号与决断函数
　　 4．4．1 决断信号的声明
　　 4．4．2 决断函数
　　 4．5 配置
　　 4．5．1 默认连接和默认配置
　　 4．5．2 元件配置
　　 4．5．3 结构体中声明的元件配置
　　 4．5．4 块的配置
　　 4．6 本章小结
　　 4．7 习题
　　第5章 VHDL描述的实现
　　 5．1 EIDA集成软件Ouartus II
　　 5．1．1 安装Ouartus II
　　 5．1．2 设置授权文件路径
　　 5．2 VHDL描述的硬件实现
　　 5．2．1 创建工程项目文件
　　 5．2．2 输入设计文件
　　 5．2．3 器件设置
　　 5．2．4 编译设计项目
　　 5．2．5 仿真设计项目
　　 5．2．6 下载编程
　　 5．3 本章小结
　　第6章 典型电路描述实例
　　 6．1 组合逻辑电路描述实例
　　 6．1．1 BCD码——7段LED显示译码器
　　 6．1．2 4位数值比较器
　　 6．1．3 双4位缓冲器
　　 6．1．4 8位双向缓冲器
　　 6．2 触发器描述实例
　　 6．2．1 主从式J-K触发器
　　 6．2．2 D触发器
　　 6．3 时序逻辑电路描述实例
　　 6．3．1 整数分频器
　　 6．3．2 串行输入、并行输出移位寄存器
　　 6．3．3 并行输入、串行输出移位寄存器
　　 6．3．4 单脉冲发生器
　　 6．3．5 波形发生器
　　 6．3．6 HDB3编码器
　　 6．4 本章小结
　　第7章 常用程序包
　　 7．1 STD库中的程序包
　　 7．1．1 标准程序包STANDAD
　　 7．1．2 文本输入／输出程序包TEXTIO
　　 7．2 IEEE VHDL库中的常用程序包
　　 7．2．1 标准逻辑程序包STD LOGIC 1164
　　 7．2．2 标准逻辑算术程序包STD LOGIC ARITH
　　 7．2．3 标准逻辑无符号数组扩展程序包STD LOGIC UNSIGNED
　　 7．2．4 标准逻辑带符号数组扩展程序包STD LOGIC SIGNED
　　 7．3 本章小结
　　附录A VHDL保留字
　　附录B VHDL预定义属性
　　 B．1 类型和子类型的属性
　　 B．2 数组的属性
　　 B．3 其值为信号值的属性
　　 B．4 其值与信号有关的属性
　　 B．5 为块和设计实体声明的属性
　　参考文献