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简介
Verilog HDL是一种国际化的硬件描述语言，目前在EDA中已经十分流行，并且成为当今硬件工程师使用的主要硬件描述语言之一。在如今的电子系统设计领域中，Verilog HDL已经成为广大技术人员必须掌握的一种硬件描述语言。
本书将从实际应用的角度出发，全面系统地介绍Verilog HDL与数字电路设计的相关知识，使读者全面掌握Verilog HDL和具体的数字电路设计方法。本书从结构上可以分4个部分：第1部分重点介绍Verilog HDL的基本语法知识；第2部分重点介绍常用数字电路设计的Verilog HDL描述；第3部分主要通过具体的实例来介绍小型和大型复杂数字电路的设计，使读者掌握采用Verilog HDL设计实际数字电路的方法和技巧；第4部分对Verilog HDL流行的EDA开发工具进行了简单的介绍。
本书全面系统，实用性强，既可以作为高等院校通信与电子类高年级本科生、研究生的教材或教材参考书，同时也可以作为从事各类电子系统设计的科研人员和硬件工程师的应用参考书。更多>>
目录
丛书序
前言
第1章 概述
1.1 什么是HDL
1.2 Verilog HDL概述
1.2.1 什么是 Verilog HDL
1.2.2 Verilog HDL的历史
1.3 Verilog HDL与 VHDL的比较
1.4 System Verilog
1.5 小结
第2章 初识Verilog HDL
2.1 自顶向下的设计和自底向上的实现
2.2 不同抽象级别的 Verilog HDL模型
2.3 描述数字电路系统的行为
2.4 设计数字电路系统
2.5 Verilog HDL的基本单元——模块
2.6 逻辑功能描述的3种方法
2.6.1 用assign描述逻辑功能
2.6.2 用always描述逻辑功能
2.6.3 利用创建实例来描述逻辑功能
2.6.4 多个assign、always和实例间的关系
2.7 块语句
2.7.1 beginend块
2.7.2 forkjoin块
2.8 initial语句
2.9 小结
第3章 Verilog HDL基本语法
3.1 词法约定
3.1.1 注释
3.1.2 数字声明
3.1.3 操作符
3.1.4 字符串
3.1.5 关键字
3.1.6 标识符
3.1.7 空白符
3.2 数据类型
3.2.1 线网型
3.2.2 寄存器型
3.2.3 参数型
3.2.4 数组
3.3 赋值语句
3.3.1 连续赋值
3.3.2 过程赋值
3.4 条件结构
3.4.1 if***else
3.4.2 case语句
3.4.3 if***else嵌套与case的比较
3.4.4 使用条件操作符实现条件结构
3.5 循环结构
3.5.1 repeat语句
3.5.2 while语句
3.5.3 for语句
3.5.4 forever语句
3.5.5 disable语句
3.6 任务和函数
3.6.1 任务
3.6.2 函数
3.7 预编译指令
3.7.1 宏定义语句define
3.7.2 文件包含语句include
3.7.3 条件编译指令ifdef、else、endif
3.7.4 时间尺度timescale
3.8 小结
第4章 高级语法
4.1 Verilog IEEE 1364-2001标准
4.1.1 对敏感列表所作的增强
4.1.2 对端口声明所作的增强
4.1.3 对有符号型变量所作的增强
4.1.4 增加乘方操作符“**”
4.1.5 对给寄存器型变量赋初值所作的增强
4.1.6 对自动位宽扩展所作的增强
4.2 门级建模
4.3 用户自定义原语
4.3.1 用户自定义原语简介
4.3.2 使用三值逻辑描述组合逻辑电路
4.3.3 使用用户自定义原语描述时序逻辑电路
4.4 系统任务和函数
4.4.1 用于暂停和退出仿真的系统任务
4.4.2 用于监测信号的系统任务
4.4.3 用于写文件的系统任务
4.4.4 用于读文件的系统任务
4.4.5 用于获取仿真时间的系统函数
4.4.6 用于产生随机数的系统任务
4.4.7 用于转换有符号数和无符号数的系统任务
4.5 逻辑验证
4.6 小结
第5章 组合逻辑电路
5.1 组合逻辑电路简介
5.2 使用Verilog HDL描述组合逻辑电路
5.3 常用组合逻辑的Verilog描述
5.3.1 基本门电路
5.3.2 三态门
5.3.3 加法器
5.3.4 比较器
5.3.5 编码器
5.3.6 译码器
5.3.7 多路选择器
5.4 简单运算单元
5.5 小结
第6章 时序逻辑电路
6.1 时序逻辑电路简介
6.2 使用Verilog HDL设计时序逻辑电路
6.3 常用时序逻辑电路
6.3.1 锁存器
6.3.2 触发器
6.3.3 寄存器
6.3.4 移位寄存器
6.3.5 计数器
6.4 用流水线改善电路性能
6.5 控制信号和数据信号的配合
6.6 同步复位与异步复位
6.7 小结
第7章 有限状态机
7.1 有限状态机简介
7.2 设计有限状态机电路
7.2.1 设计流程
7.2.2 使用Verilog HDL设计有限状态机
7.2.3 有限状态机的复位和无效状态的恢复
7.3 有限状态机的设计
7.3.1 序列检测器
7.3.2 密码锁
7.4 小结
第8章 Verilog HDL的综合
8.1 概述
8.2 综合的概念
8.3 逻辑综合的优点
8.4 逻辑综合的一般流程
8.4.1 Verilog HDL的综合过程
8.4.2 综合过程的设计
8.5 可综合风格设计的一般原则
8.6 可综合风格的组合逻辑电路设计
8.7 简单的可综合时序逻辑电路设计
8.8 具有可综合风格的有限状态机的设计
8.8.1 有限状态机的结构与原理
8.8.2 有限状态机的一般设计步骤
8.8.3 具有可综合风格的Moore型有限状态机的设计
8.8.4 具有可综合风格的Mealy型有限状态机的设计
8.8.5 可综合风格有限状态机的同步与复位
8.9 小结
第9章 常用典型模块的设计
9.1 计数器的设计
9.2 时序信号的检测模型的设计
9.3 简化的交通信号灯控制模块的设计
9.4 简单的UART的设计
9.5 小结
第10章 SPI总线及设计
10.1 SPI总线概述
10.2 SPI控制模块的设计
10.2.1 SCK时钟逻辑模块的设计
10.2.2 SPI状态控制模块的设计
10.2.3 SPI接收数据模块的设计
10.2.4 SPI发送数据模块的设计
10.2.5 SPI控制模块的生成
10.3 CPU/MCU接口模块设计
10.4 SPI总线系统的设计
10.5 SPI模块的仿真
10.6 小结
第11章 SDRAM控制器设计
11.1 虚拟器件与IP核
11.2 SDR SDRAM控制器的原理
11.2.1 SDRAM概述
11.2.2 SDR SDRAM控制器的结构
11.3 SDR SDRAM控制器的设计
11.4 小结
第12章 开发工具入门
12.1 设计准备
12.1.1 软件要求
12.1.2 ISE软件的运行和ModelSim的配置
12.2 用Verilog HDL设计输入
12.2.1 创建一个新的工程项目
12.2.2 创建设计模块的源文件
12.2.3 利用模板向导生成设计
12.3 对设计的模块进行仿真
12.3.1 测试平台波形源文件的创建
12.3.2 初始化输入波形
12.3.3 仿真输出
12.3.4 调用ModelSim对设计进行仿真
12.4 设计模块的综合
12.4.1 利用ISE开发环境对设计进行综合
12.4.2 综合结果报表分析
12.4.3 综合输出的原理图
12.5 设计的实现
12.5.1 运行Implement Design（设计实现）
12.5.2 利用资源分配器（Floorplanner）查看布局布线结果
12.6 原理图输入的设计方法
12.6.1 利用创建的Verilog HDL模块生成原理图模块
12.6.2 创建一个新的原理图文件
12.6.3 例化六十进制计数器模块
12.6.4 为原理图添加连线
12.6.5 为连线添加网络名
12.6.6 为各引脚添加输入输出标记
12.6.7 由原理图文件生成Verilog HDL文件
12.7 用EDIF方式输入的设计
12.8 小结
参考文献
前言
第1章 概述
1.1 什么是HDL
1.2 Verilog HDL概述
1.2.1 什么是 Verilog HDL
1.2.2 Verilog HDL的历史
1.3 Verilog HDL与 VHDL的比较
1.4 System Verilog
1.5 小结
第2章 初识Verilog HDL
2.1 自顶向下的设计和自底向上的实现
2.2 不同抽象级别的 Verilog HDL模型
2.3 描述数字电路系统的行为
2.4 设计数字电路系统
2.5 Verilog HDL的基本单元——模块
2.6 逻辑功能描述的3种方法
2.6.1 用assign描述逻辑功能
2.6.2 用always描述逻辑功能
2.6.3 利用创建实例来描述逻辑功能
2.6.4 多个assign、always和实例间的关系
2.7 块语句
2.7.1 beginend块
2.7.2 forkjoin块
2.8 initial语句
2.9 小结
第3章 Verilog HDL基本语法
3.1 词法约定
3.1.1 注释
3.1.2 数字声明
3.1.3 操作符
3.1.4 字符串
3.1.5 关键字
3.1.6 标识符
3.1.7 空白符
3.2 数据类型
3.2.1 线网型
3.2.2 寄存器型
3.2.3 参数型
3.2.4 数组
3.3 赋值语句
3.3.1 连续赋值
3.3.2 过程赋值
3.4 条件结构
3.4.1 if***else
3.4.2 case语句
3.4.3 if***else嵌套与case的比较
3.4.4 使用条件操作符实现条件结构
3.5 循环结构
3.5.1 repeat语句
3.5.2 while语句
3.5.3 for语句
3.5.4 forever语句
3.5.5 disable语句
3.6 任务和函数
3.6.1 任务
3.6.2 函数
3.7 预编译指令
3.7.1 宏定义语句define
3.7.2 文件包含语句include
3.7.3 条件编译指令ifdef、else、endif
3.7.4 时间尺度timescale
3.8 小结
第4章 高级语法
4.1 Verilog IEEE 1364-2001标准
4.1.1 对敏感列表所作的增强
4.1.2 对端口声明所作的增强
4.1.3 对有符号型变量所作的增强
4.1.4 增加乘方操作符“**”
4.1.5 对给寄存器型变量赋初值所作的增强
4.1.6 对自动位宽扩展所作的增强
4.2 门级建模
4.3 用户自定义原语
4.3.1 用户自定义原语简介
4.3.2 使用三值逻辑描述组合逻辑电路
4.3.3 使用用户自定义原语描述时序逻辑电路
4.4 系统任务和函数
4.4.1 用于暂停和退出仿真的系统任务
4.4.2 用于监测信号的系统任务
4.4.3 用于写文件的系统任务
4.4.4 用于读文件的系统任务
4.4.5 用于获取仿真时间的系统函数
4.4.6 用于产生随机数的系统任务
4.4.7 用于转换有符号数和无符号数的系统任务
4.5 逻辑验证
4.6 小结
第5章 组合逻辑电路
5.1 组合逻辑电路简介
5.2 使用Verilog HDL描述组合逻辑电路
5.3 常用组合逻辑的Verilog描述
5.3.1 基本门电路
5.3.2 三态门
5.3.3 加法器
5.3.4 比较器
5.3.5 编码器
5.3.6 译码器
5.3.7 多路选择器
5.4 简单运算单元
5.5 小结
第6章 时序逻辑电路
6.1 时序逻辑电路简介
6.2 使用Verilog HDL设计时序逻辑电路
6.3 常用时序逻辑电路
6.3.1 锁存器
6.3.2 触发器
6.3.3 寄存器
6.3.4 移位寄存器
6.3.5 计数器
6.4 用流水线改善电路性能
6.5 控制信号和数据信号的配合
6.6 同步复位与异步复位
6.7 小结
第7章 有限状态机
7.1 有限状态机简介
7.2 设计有限状态机电路
7.2.1 设计流程
7.2.2 使用Verilog HDL设计有限状态机
7.2.3 有限状态机的复位和无效状态的恢复
7.3 有限状态机的设计
7.3.1 序列检测器
7.3.2 密码锁
7.4 小结
第8章 Verilog HDL的综合
8.1 概述
8.2 综合的概念
8.3 逻辑综合的优点
8.4 逻辑综合的一般流程
8.4.1 Verilog HDL的综合过程
8.4.2 综合过程的设计
8.5 可综合风格设计的一般原则
8.6 可综合风格的组合逻辑电路设计
8.7 简单的可综合时序逻辑电路设计
8.8 具有可综合风格的有限状态机的设计
8.8.1 有限状态机的结构与原理
8.8.2 有限状态机的一般设计步骤
8.8.3 具有可综合风格的Moore型有限状态机的设计
8.8.4 具有可综合风格的Mealy型有限状态机的设计
8.8.5 可综合风格有限状态机的同步与复位
8.9 小结
第9章 常用典型模块的设计
9.1 计数器的设计
9.2 时序信号的检测模型的设计
9.3 简化的交通信号灯控制模块的设计
9.4 简单的UART的设计
9.5 小结
第10章 SPI总线及设计
10.1 SPI总线概述
10.2 SPI控制模块的设计
10.2.1 SCK时钟逻辑模块的设计
10.2.2 SPI状态控制模块的设计
10.2.3 SPI接收数据模块的设计
10.2.4 SPI发送数据模块的设计
10.2.5 SPI控制模块的生成
10.3 CPU/MCU接口模块设计
10.4 SPI总线系统的设计
10.5 SPI模块的仿真
10.6 小结
第11章 SDRAM控制器设计
11.1 虚拟器件与IP核
11.2 SDR SDRAM控制器的原理
11.2.1 SDRAM概述
11.2.2 SDR SDRAM控制器的结构
11.3 SDR SDRAM控制器的设计
11.4 小结
第12章 开发工具入门
12.1 设计准备
12.1.1 软件要求
12.1.2 ISE软件的运行和ModelSim的配置
12.2 用Verilog HDL设计输入
12.2.1 创建一个新的工程项目
12.2.2 创建设计模块的源文件
12.2.3 利用模板向导生成设计
12.3 对设计的模块进行仿真
12.3.1 测试平台波形源文件的创建
12.3.2 初始化输入波形
12.3.3 仿真输出
12.3.4 调用ModelSim对设计进行仿真
12.4 设计模块的综合
12.4.1 利用ISE开发环境对设计进行综合
12.4.2 综合结果报表分析
12.4.3 综合输出的原理图
12.5 设计的实现
12.5.1 运行Implement Design（设计实现）
12.5.2 利用资源分配器（Floorplanner）查看布局布线结果
12.6 原理图输入的设计方法
12.6.1 利用创建的Verilog HDL模块生成原理图模块
12.6.2 创建一个新的原理图文件
12.6.3 例化六十进制计数器模块
12.6.4 为原理图添加连线
12.6.5 为连线添加网络名
12.6.6 为各引脚添加输入输出标记
12.6.7 由原理图文件生成Verilog HDL文件
12.7 用EDIF方式输入的设计
12.8 小结
参考文献
Verilog HDL与数字电路设计
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