可编程器件应用导论

第1章 概述
第1节 可编程器件概述
第2节 可编程技术方法
1.2.1 编程技术
1.2.2 发展趋势
第3节 专用集成电路(ASIC)
第4节 可编程逻辑器件PAL和GAL
第5节 可编程器件的分类
第6节 复杂的可编程器件(CPLD)
第7节 现场可编程逻辑门阵列(FPGA)
第8节 可配置计算逻辑阵列
第9节 可编程专用集成电路(ASIC)
第10节 流行可编程器件一览
第2章 可编程器件原理
第1节 概述
第2节 可编程器件基本结构
2.2.1 简单PLD
2.2.2 可编程阵列逻辑(PAL)的内部结构
2.2.3 复杂的CPLD器件结构
2.2.4 FPGA器件结构
第3节 基于熔丝技术的可编程器件
第4节 基于EPROM和EEPROM技术的可编程器件
第5节 基于SRAM技术的可编程器件
第6节 基于Flash的可编程器件
2.6.1 闪存结构原理
2.6.2 基于闪存的可编程器件
2.6.3 用于闪存的可编程器件的EDA工具
2.6.4 基于快速闪存的ProASIC 500K器件
第7节 流行PLD器件的特征
第8节 FPGA器件的选用指南
第3章 可编程器件边界扫描机构
第2节 集成电路测试标准——JTAG
3.2.1 JTAG逻辑测试电路结构
3.2.2 JTAG支持的指令
第3节 标准模块描述
3.3.1 测试接入端口TAP
3.3.2 TAP控制器
3.3.3 指令寄存器
3.3.4 边界扫描寄存器
第4节 集成电路在系统编程标准——JTAG
第5节 JTAG编程应用
3.5.1 功能描述
3.5.2 下载方式
3.5.3 Byte BLASTER信号定义
3.5.4 JTAG配置单个FLEX10K器件
3.5.5 JTAG编程单个MAX9000和MAX7000器件
3.5.6 JTAG编程或配置多个器件
第4章 CPLD——MAX7000系列器件结构
第1节 高密度、低功耗的CPLD和FPGA
第2节 MAX 7000系列器件的结构和性能
第3节 MAX7000系列器件概述
4.3.1 功能描述
4.3.2 逻辑阵列块
4.3.3 宏单元
4.3.4 可编程边线阵列
4.3.5 I/O控制块
4.3.6 可编程速度/功耗控制
4.3.7 电压摆率控制
4.3.8 3.3V或5V电源下的I/O工作电平
4.3.9 设计加密
4.3.10 定时模型
4.3.11 一般性测试
第4节 MAX+PLUS Ⅱ开发系统
4.4.1 器件编程
第5章 CPLD——XC9500系列
第1节 结构描述
第2节 功能块(FB)
第3节 开关矩阵FastCONNECT
第4节 I/O块(IOB)
第5节 XC9500器件的其他特性
5.5.1 持续性
5.5.2 设计保密性
5.5.3 低功耗模式
5.5.4 加电特性
第6节 XC9500时序模型
5.6.1 时序模型
5.6.2 基本时序模型的参数
第7节 系统内编程
5.7.1 下载设计文件
5.7.2 JTAG用于系统内编程
5.7.3 ISP编程
第8节 系统级设计问题
第9节 引脚锁定能力
5.9.1 XC9500器件的引脚预分配
5.9.2 数据通道的资源估算
5.9.3 控制通道资源估算
5.9.4 引脚预分配的一般规则
第10节 优化设计
5.10.1 优化密度
5.10.2 优化时序
5.10.3 原理图优化设计方法
5.10.4 VHDL程序优化设计方法
第6章 FPGA——XC4000系列
第2节 结构
6.2.1 基本积木块
6.2.2 可配置逻辑功能块(CLB)
6.2.3 输入/输出功能块(IOB)
6.2.4 三态缓冲器
6.2.5 周边多输入译码器
6.2.6 片内振荡器
第3节 可编程互连
6.3.1 互连概述
6.3.2 CLB布线连接
6.3.3 可编程开关矩阵
6.3.4 I/O布线
6.3.5 全局网线和缓冲器
第4节 功率分布
第5节 边界扫描电路
6.5.1 XC4000/XC5000边界扫描特性概述
6.5.2 与IEEE1149.1标准的偏差
6.5.3 边界扫描硬件描述
第6节 配置
6.6.1 专用引脚
6.6.2 配置模式
6.6.3 配置顺序
6.6.4 配置时序
第7章 ACEX可编程逻辑系列
第1节 特点
第2节 器件性能
第3节 嵌入式阵列块EAB
第4节 逻辑阵列块LAB
第5节 逻辑单元LE
第6节 进位链和级联链
第7节 LE的工作模式
第8节 快速通道互连布线结构
第9节 I/O单元(IOE)
7.9.1 行到IOE的连接
7.9.2 列到IOE的连接
第10节 封装
第11节 时钟锁定和时钟自举
第12节 I/O配置
第13节 电源时序和热插拔操作
第14节 JTAG边界扫描支持
第15节 一般性测试
第16节 定时模型
第17节 功耗估算
第18节 配置和操作
第8章 具有多核结构的PLD器件
第1节 APEX 20可编程逻辑器件系列
第2节 一般描述
第3节 功能描述
8.3.1 MegaLAB结构
8.3.2 逻辑阵列块
8.3.3 逻辑单元
8.3.4 进位链和级连链
8.3.5 LE操作方式
8.3.6 FastTrack互联
8.3.7 乘积项逻辑
8.3.8 宏单元
第4节 嵌入系统块ESB
8.4.1 钟控读/写方式
8.4.2 钟控I/O方式
8.4.3 单口RAM方式
8.4.4 按内容寻址存储器(CAM)
8.4.5 驱动信号到ESB
8.4.6 ROM中的逻辑实现
8.4.7 可编程速度/功耗控制
第5节 I/O结构
8.5.1 专用快速I/O
8.5.2 高级I/O标准支持
第6节 相同构造输出引脚
第7节 时钟锁定和时钟引擎
8.7.1 APEX20KE时钟锁定机构
8.7.2 外部PLL反馈
8.7.3 时钟倍频
8.7.4 时钟相位和延时调节
8.7.5 LVDS支持
8.7.6 时钟锁定和时钟引擎的时序参数
8.7.7 SignalTap嵌入式逻辑分析仪
第8节 支持IEEE 1149.1标准边界扫描
8.8.1 一般测试
8.8.2 工作条件
8.8.3 时序模型
8.8.4 配置和操作
第9章 可编程器件设计方法
第1节 可编程器件设计流程
9.1.1 可编程器件的设计流程
9.1.2 可编程器件的设计方法
第2节 EPLD设计指南
9.2.1 时钟
9.2.2 清除和置位信号
9.2.3 组合输出寄存
9.2.4 异步输入
9.2.5 竞争状态
9.2.6 最小延时
9.2.7 加电复位和主复位信号
9.2.8 滞留状态
9.2.9 扩展项锁存器和触发器
9.2.10 小结
第3节 EPLD的定时关系
9.3.1 引言
9.3.2 EPLD内部延时参数
9.3.3 交流参数
9.3.4 EPLD定时模型
9.3.5 计算时间延时
9.3.6 示例
9.3.7 小结
第4节 解决EPLD设计中的时间配合问题
9.4.1 引言
9.4.2 消除毛刺
9.4.3 避免异步计数方式
9.4.4 寄存器异步输入信号
9.4.5 小结
第5节 MAX 7000器件的试配设计
9.5.1 引言
9.5.2 试配原则
9.5.3 安放LCELL和SOFT缓冲器
9.5.4 编译器错误信息
9.5.5 小结
第6节 EPLD器件编程故障排除
9.6.1 引言
9.6.2 编程硬件
9.6.3 编程软件
9.6.4 校验编程硬件
第7节 EPLD器件的功能性故障问题
9.7.1 引言
9.7.2 排除故障
9.7.3 解决定时问题
第8节 PLD应用技巧
9.8.1 选择合适的器件，进行合理的逻辑设计
9.8.2 注意定时关系，消除竞争冒险
9.8.3 其他技巧
第10章 可编程器件的测试和设计验证
第1节 可编程器件基准测试方法
第2节 可编程器件验证方法
第3节 可编程器件测试设备
第4节 改进验证和测试方法
第5节 设计流程中的组合测试方案
第6节 可编程器件质量标准
第11章 可编程器件发展趋势
第1节 片上系统
11.1.1 片上系统概述
11.1.2 系统级芯片设计的集成平台方法
11.1.3 基于IP模块的片上系统设计技术
11.1.4 真正的系统芯片展望
11.1.5 单芯片系统设计方法的比较
第2节 嵌入式现场可编程单片系统
第3节 模拟可编程器件
11.3.1 在系统可编程模拟电路的结构
11.3.2 PAC的接口电路
11.3.3 ispPAC的增益调整方法
第4节 混合可编程器件
第5节 激光可编程器件
第6节 可编程器件技术展望
参考文献
第1章 概述
第1节 可编程器件概述
第2节 可编程技术方法
1.2.1 编程技术
1.2.2 发展趋势
第3节 专用集成电路(ASIC)
第4节 可编程逻辑器件PAL和GAL
第5节 可编程器件的分类
第6节 复杂的可编程器件(CPLD)
第7节 现场可编程逻辑门阵列(FPGA)
第8节 可配置计算逻辑阵列
第9节 可编程专用集成电路(ASIC)
第10节 流行可编程器件一览
第2章 可编程器件原理
第1节 概述
第2节 可编程器件基本结构
2.2.1 简单PLD
2.2.2 可编程阵列逻辑(PAL)的内部结构
2.2.3 复杂的CPLD器件结构
2.2.4 FPGA器件结构
第3节 基于熔丝技术的可编程器件
第4节 基于EPROM和EEPROM技术的可编程器件
第5节 基于SRAM技术的可编程器件
第6节 基于Flash的可编程器件
2.6.1 闪存结构原理
2.6.2 基于闪存的可编程器件
2.6.3 用于闪存的可编程器件的EDA工具
2.6.4 基于快速闪存的ProASIC 500K器件
第7节 流行PLD器件的特征
第8节 FPGA器件的选用指南
第3章 可编程器件边界扫描机构
第2节 集成电路测试标准——JTAG
3.2.1 JTAG逻辑测试电路结构
3.2.2 JTAG支持的指令
第3节 标准模块描述
3.3.1 测试接入端口TAP
3.3.2 TAP控制器
3.3.3 指令寄存器
3.3.4 边界扫描寄存器
第4节 集成电路在系统编程标准——JTAG
第5节 JTAG编程应用
3.5.1 功能描述
3.5.2 下载方式
3.5.3 Byte BLASTER信号定义
3.5.4 JTAG配置单个FLEX10K器件
3.5.5 JTAG编程单个MAX9000和MAX7000器件
3.5.6 JTAG编程或配置多个器件
第4章 CPLD——MAX7000系列器件结构
第1节 高密度、低功耗的CPLD和FPGA
第2节 MAX 7000系列器件的结构和性能
第3节 MAX7000系列器件概述
4.3.1 功能描述
4.3.2 逻辑阵列块
4.3.3 宏单元
4.3.4 可编程边线阵列
4.3.5 I/O控制块
4.3.6 可编程速度/功耗控制
4.3.7 电压摆率控制
4.3.8 3.3V或5V电源下的I/O工作电平
4.3.9 设计加密
4.3.10 定时模型
4.3.11 一般性测试
第4节 MAX+PLUS Ⅱ开发系统
4.4.1 器件编程
第5章 CPLD——XC9500系列
第1节 结构描述
第2节 功能块(FB)
第3节 开关矩阵FastCONNECT
第4节 I/O块(IOB)
第5节 XC9500器件的其他特性
5.5.1 持续性
5.5.2 设计保密性
5.5.3 低功耗模式
5.5.4 加电特性
第6节 XC9500时序模型
5.6.1 时序模型
5.6.2 基本时序模型的参数
第7节 系统内编程
5.7.1 下载设计文件
5.7.2 JTAG用于系统内编程
5.7.3 ISP编程
第8节 系统级设计问题
第9节 引脚锁定能力
5.9.1 XC9500器件的引脚预分配
5.9.2 数据通道的资源估算
5.9.3 控制通道资源估算
5.9.4 引脚预分配的一般规则
第10节 优化设计
5.10.1 优化密度
5.10.2 优化时序
5.10.3 原理图优化设计方法
5.10.4 VHDL程序优化设计方法
第6章 FPGA——XC4000系列
第2节 结构
6.2.1 基本积木块
6.2.2 可配置逻辑功能块(CLB)
6.2.3 输入/输出功能块(IOB)
6.2.4 三态缓冲器
6.2.5 周边多输入译码器
6.2.6 片内振荡器
第3节 可编程互连
6.3.1 互连概述
6.3.2 CLB布线连接
6.3.3 可编程开关矩阵
6.3.4 I/O布线
6.3.5 全局网线和缓冲器
第4节 功率分布
第5节 边界扫描电路
6.5.1 XC4000/XC5000边界扫描特性概述
6.5.2 与IEEE1149.1标准的偏差
6.5.3 边界扫描硬件描述
第6节 配置
6.6.1 专用引脚
6.6.2 配置模式
6.6.3 配置顺序
6.6.4 配置时序
第7章 ACEX可编程逻辑系列
第1节 特点
第2节 器件性能
第3节 嵌入式阵列块EAB
第4节 逻辑阵列块LAB
第5节 逻辑单元LE
第6节 进位链和级联链
第7节 LE的工作模式
第8节 快速通道互连布线结构
第9节 I/O单元(IOE)
7.9.1 行到IOE的连接
7.9.2 列到IOE的连接
第10节 封装
第11节 时钟锁定和时钟自举
第12节 I/O配置
第13节 电源时序和热插拔操作
第14节 JTAG边界扫描支持
第15节 一般性测试
第16节 定时模型
第17节 功耗估算
第18节 配置和操作
第8章 具有多核结构的PLD器件
第1节 APEX 20可编程逻辑器件系列
第2节 一般描述
第3节 功能描述
8.3.1 MegaLAB结构
8.3.2 逻辑阵列块
8.3.3 逻辑单元
8.3.4 进位链和级连链
8.3.5 LE操作方式
8.3.6 FastTrack互联
8.3.7 乘积项逻辑
8.3.8 宏单元
第4节 嵌入系统块ESB
8.4.1 钟控读/写方式
8.4.2 钟控I/O方式
8.4.3 单口RAM方式
8.4.4 按内容寻址存储器(CAM)
8.4.5 驱动信号到ESB
8.4.6 ROM中的逻辑实现
8.4.7 可编程速度/功耗控制
第5节 I/O结构
8.5.1 专用快速I/O
8.5.2 高级I/O标准支持
第6节 相同构造输出引脚
第7节 时钟锁定和时钟引擎
8.7.1 APEX20KE时钟锁定机构
8.7.2 外部PLL反馈
8.7.3 时钟倍频
8.7.4 时钟相位和延时调节
8.7.5 LVDS支持
8.7.6 时钟锁定和时钟引擎的时序参数
8.7.7 SignalTap嵌入式逻辑分析仪
第8节 支持IEEE 1149.1标准边界扫描
8.8.1 一般测试
8.8.2 工作条件
8.8.3 时序模型
8.8.4 配置和操作
第9章 可编程器件设计方法
第1节 可编程器件设计流程
9.1.1 可编程器件的设计流程
9.1.2 可编程器件的设计方法
第2节 EPLD设计指南
9.2.1 时钟
9.2.2 清除和置位信号
9.2.3 组合输出寄存
9.2.4 异步输入
9.2.5 竞争状态
9.2.6 最小延时
9.2.7 加电复位和主复位信号
9.2.8 滞留状态
9.2.9 扩展项锁存器和触发器
9.2.10 小结
第3节 EPLD的定时关系
9.3.1 引言
9.3.2 EPLD内部延时参数
9.3.3 交流参数
9.3.4 EPLD定时模型
9.3.5 计算时间延时
9.3.6 示例
9.3.7 小结
第4节 解决EPLD设计中的时间配合问题
9.4.1 引言
9.4.2 消除毛刺
9.4.3 避免异步计数方式
9.4.4 寄存器异步输入信号
9.4.5 小结
第5节 MAX 7000器件的试配设计
9.5.1 引言
9.5.2 试配原则
9.5.3 安放LCELL和SOFT缓冲器
9.5.4 编译器错误信息
9.5.5 小结
第6节 EPLD器件编程故障排除
9.6.1 引言
9.6.2 编程硬件
9.6.3 编程软件
9.6.4 校验编程硬件
第7节 EPLD器件的功能性故障问题
9.7.1 引言
9.7.2 排除故障
9.7.3 解决定时问题
第8节 PLD应用技巧
9.8.1 选择合适的器件，进行合理的逻辑设计
9.8.2 注意定时关系，消除竞争冒险
9.8.3 其他技巧
第10章 可编程器件的测试和设计验证
第1节 可编程器件基准测试方法
第2节 可编程器件验证方法
第3节 可编程器件测试设备
第4节 改进验证和测试方法
第5节 设计流程中的组合测试方案
第6节 可编程器件质量标准
第11章 可编程器件发展趋势
第1节 片上系统
11.1.1 片上系统概述
11.1.2 系统级芯片设计的集成平台方法
11.1.3 基于IP模块的片上系统设计技术
11.1.4 真正的系统芯片展望
11.1.5 单芯片系统设计方法的比较
第2节 嵌入式现场可编程单片系统
第3节 模拟可编程器件
11.3.1 在系统可编程模拟电路的结构
11.3.2 PAC的接口电路
11.3.3 ispPAC的增益调整方法
第4节 混合可编程器件
第5节 激光可编程器件
第6节 可编程器件技术展望
参考文献