轻松学会FPGA设计与开发

第一章　VerilogHDL设计入门
　第一节　VerilogHDL语言概述
　第二节　数字电路设计方法简介
　　一、布尔方程设计
　　二、原理图的设计
　　三、硬件描述语言
　第三节　VerilogHDL与VHDL对比
　第四节　VerilogHDL与C语言对比
第二章　VerilogHDL基本语法
　第一节　VerilogHDL注释及格式
　　一、注释说明
　　二、书写格式
　第二节　VerilogHDL标识符
　第三节　关键字
　第四节　常量
　　一、数字常量
　　二、字符串
　　三、其他
　第五节　数据类型
　　一、线网类型
　　二、寄存器类型
　　三、参数型(parameter)
　第六节　运算符
　　一、算术运算符
　　二、等式运算符
　　三、关系运算符
　　四、逻辑运算符
　　五、移位运算符
　　六、位运算符
　　七、位拼接运算符
　　八、缩减运算符
　　九、条件运算符
　　十、赋值运算符
　第七节　运算符的优先级
第三章　VerilogHDL基本语句
　第一节　连续赋值语句
　　一、缺省连续赋值
　　二、缺省线网声明
　第二节　单元块语句
　　一、顺序块beginend
　　二、forkjoin语句
　第三节　条件语句
　　一、ifelse语句
　　二、case语句
　　三、条件语句使用要点
　第四节　循环语句
　　一、forever语句
　　二、repeat语句
　　三、while语句
　　四、for语句
　　五、循环语句对比举例
　第五节　过程语句
　　一、always语句
　　二、initial语句
第四章　VerilogHDL的模块化设计和描述方式
　第一节　VerilogHDL的模块结构
　　一、模块声明
　　二、VerilogHDL的模块例化
　　三、模块的使用要点
　第二节　VerilogHDL的描述方式概述
　第三节　结构描述
　　一、门级结构描述
　　二、单元模块例化的结构描述
　　三、UDP的结构描述
　第四节　数据流描述
　第五节　行为描述
　第六节　混合建模
第五章　函数、任务和编译命令
　第一节　函数和任务
　　一、函数
　　二、任务
　第二节　任务和函数间的区别
　第三节　系统函数和系统任务
　　一、$display任务
　　二、$write任务
　　三、$monitor任务
　　四、$strobe任务
　　五、$stop任务
　　六、$finish任务
　　七、$readmemb与$readmemh任务
　　八、$random函数
　　九、$time函数
　　十、$realtime函数
　　十一、其他任务
　　十二、系统任务和系统函数的使用要点
　第四节　编译命令
　　一、'define
　　二、'undef
　　三、'ifdef、'else和'endif
　　四、'include
　　五、'timescale
第六章　数字电路基础
　第一节　组合逻辑
　　一、组合逻辑电路概述
　　二、几种基本组合逻辑电路设计
　　三、几种常用组合电路设计
　　四、组合逻辑电路设计要点
　第二节　组合逻辑电路中的竞争冒险
　　一、竞争冒险
　　二、竞争冒险的产生
　　三、竞争冒险的避免
　第三节　时序逻辑
　　一、时序逻辑电路概述
　　二、几种基本时序电路设计
　第四节　时序逻辑电路中的建立时间和保持时间
第七章　状态机
　第一节　状态机概述与分类
　　一、状态机概述
　　二、状态机分类
　第二节　状态机设计要点
　　一、有限状态机的设计流程
　　二、有限状态机的设计要点
　　三、状态机的描述方法
第八章　仿真
　第一节　仿真概述
　第二节　Testbench
　第三节　仿真中的延时描述
　　一、延时的表示方法
　　二、路径延迟声明specify
　第四节　Testbench设计与使用要点
　　一、Testbench设计
　　二、Testbench使用要点
　第五节　仿真实例
　　一、组合逻辑电路仿真实例
　　二、时序电路仿真实例
第九章　EDA的设计流程及设计工具
　第一节　EDA的设计实现流程
　　一、设计输入
　　二、综合
　　三、功能仿真
　　四、布局布线
　　五、时序仿真
　　六、编程下载
　　七、在线调试
　　八、板级测试
　第二节　EDA常用设计工具汇总
　　一、常用工具汇总一览表
　　二、HDL前端输入与系统管理软件
　　三、HDL逻辑综合软件
　　四、仿真软件
　第三节　推荐工具——文本编辑器gVim
　　一、gVim概述
　　二、下载和安装
　　三、gVim7.3的界面和功能介绍
　　四、gVim常用快捷键和功能
　第四节　推荐工具——ModelSim仿真工具
　　一、ModelSim概述
　　二、安装
　　三、界面介绍——菜单栏
　　四、界面介绍——工具栏
　　五、界面介绍——工作区
　　六、界面介绍——控制台
　　七、仿真流程
第十章　VerilogHDL设计经验
　第一节　数据类型定义规则
　　一、模块内部定义的变量数据类型定义规则
　　二、模块端口数据类型定义规则
　第二节　可综合的基础语法
　　一、可综合的VerilogHDL结构
　　二、可综合设计的要点
　第三节　ifelse与case语句的使用分析
　第四节　阻塞赋值与非阻塞赋值分析
　　一、“=”阻塞赋值
　　二、“<=”非阻塞赋值
　　三、举例说明
　　四、阻塞和非阻塞的使用要点
　第五节　模块层次化设计
　　一、结构层次化设计
　　二、模块划分的技巧
　第六节　复位方式的分析
　　一、概述
　　二、同步复位
　　三、异步复位
　　四、异步复位、同步释放的复位方式
　第七节　同步时序设计的重要性
　　一、异步时序设计
　　二、同步时序设计
　第八节　如何提高系统速度
　　一、提高系统时钟
　　二、提高系统运行效率
　第九节　VerilogHDL新增语法
　　一、模块声明扩展
　　二、always块的敏感变量扩展
　　三、always(*)
　第十节　CodingStyle
　第十一节　VerilogHDL的理解误区
第十一章　Verilog设计实例
　第一节　语法练习实例
　　一、简单组合逻辑电路设计
　　二、简单时序电路设计
　　三、用always块设计组合逻辑电路
　　四、简单状态机设计
　第二节　VerilogHDL入门设计实例
　　一、点亮LED灯设计
　　二、闪烁LED灯设计
　　三、流水灯设计
　　四、按键控制不同灯的亮灭设计
　　五、有源蜂鸣器电路设计
　　六、数码管动态扫描显示设计
　　七、步进电机控制电路设计
　　八、数字秒表设计
　　九、抢答器设计
　第三节　VerilogHDL进阶设计实例
　　一、串口通信
　　二、红外遥控进阶实验设计
　　三、利用DS1302芯片进行电子表设计
　　四、利用18B20芯片进行简易温度计设计
参考文献