标准集成电路数据手册,PAL电路

目 录
第一部分PAL的设计和应用
第一章 引言和基本设计应用
1.1引言
1.1.1什么是PLD
1.1.2其它可行的实现方法
1.1.3 PLD与其它实现方法相比有些什么优点
1.1.4小结
1.2产品综述
1.2.1 PAL器件
1.2.1.1TTL和CMOS的PAL器件
1.2.1.2 CMOS的PAL器件
1.2.1.3 ECL的PAL器件
1.2.2可编程序列发生器
1.2.3 LCA器件
1.3初学者指南
1.3.1 PALASM软件的安装
1.3.2进行组合型的设计——基本门
1.3.3寄存型的设计——基本触发器
1.3.4对器件编程
1.4 PLD的设计方法
1.4.1概念化设计
1.4.2器件选择方面的考虑
1.4.3实现设计
1.4.3.1设计语法
1.4.4模拟
1.4.5器件的编程和测试
1.5组合逻辑设计
1.5.1编码器和译码器
1.5.2多路复用器
1.5.3比较器
1.5.4值域译码器
1.5.5加法器／算术逻辑电路
1.5.6锁存器
1.6寄存器逻辑设计
1.6.1同步寄存型设计
1.6.1.1计数器
1.6.1.2移位寄存器
1.6.1.3计数器和移位寄存器器件选择的依据
1.6.2异步寄存型设计
1.6.3寄存型PLD的其它应用
1.7状态机设计
1.7.1状态机理论
1.7.2状态机的类型：Mealy与Moore
1.7.3器件选择的依据
1.7.4 PAL器件作为序列发生器
1.7.5可编程逻辑序列发生器（PLS）
1.7.6 PROSE序列发生器（PMS14R21）
1.7.7熔丝可编程控制器（Am29PL141）
1.7.8状态机设计练习
1.7.8.1概念化设计
1.7.8.2状态机的表示法
1.7.8.3状态机语法
1.8用异或可编程逻辑器件（XOR PLD）简化各种计数器和其它各类器件的设计
1.8.1异或可编程逻辑器件用于计数器时的优越性
1.8.2异或可编程逻辑器件工作原理
第二章以微处理器为基础的系统
2.1引言
2.1.1可编程逻辑器件用作标准产品的粘结电路
2.1.1.1地址译码
2.1.1.2产生等待状态
2.1.1.3 DRAM控制
2.1.2微处理器外围接口
2.1.3结论
2.2与8086/80186/80286的接口
2.2.1综述
2.2.2 8086和Am7990 LANCE接口
2.2.3 8086和Am9516通用DMA控制器的接口
2.2.4 80286到Am9568数据运算处理器的接口
2.2.4.1 DCP时钟
2.2.4.2改进
2.2.5 80286到Am8530的接口
2.3与68000/68020的接口
2.3.1综述
2.3.2 68000到Am8530带中断的接口
2.3.3 68000和Am7990 LANCE的接口
2.3.4 68000中断控制器
2.3.4.1引言
2.3.4.2 68000的例外事件处理和引脚说明
2.3.4.3单个向量中断（方法1）
2.3.4.4自动向量中断（方法2）
2.3.4.5结论
第三章存储器控制
3.1引言
3.1.1 PROM和SRAM控制
3.1.2存取时间方面的考虑
3.1.3 DRAM系统
3.1.3.1 DRAM控制器和PLD
3.1.3.2差错检测和纠正
3.1.4高速缓冲存储器系统
3.2存储器信号交换逻辑
3.3用先进的PAL器件定制DRAM控制器
3.3.1灵活的刷新产生机制
3.3.2灵活的仲裁方案
3.3.3灵活的信号交换协议
3.3.4处理器周期的执行
3.3.5刷新周期的执行
3.3.6具有数据对齐和动态确定总线尺寸的兆位DRAM控制器
3.3.6.1动态确定数据总线的尺寸
3.3.6.2不对齐传送
3.3.7 DRAM控制器
3.3.7.1定时和仲裁控制
3.3.7.2确定数据尺寸和对齐用的PAL器件
3.4 8088到Am2968的接口
3.4.1引言
3.4.2接口综述
3.4.3 PAL器件的功能描述
3.4.3.1 RASER（PAL16R4）的功能
3.4.3.2 HLDR（PAL 16R6）的功能
3.4.3.3刷新定时时序的计算
3.4.3.4延迟线中间抽头计算
3.4.3.5计数器和方式功能表
3.5 MC68000到Am2968的接口
3.5.1引言
3.5.2 MC68000的时序要求
3.6动态存储器控制的状态序列发生器
3.6.1设计要求
3.6.2设计方法
3.7 8位差错检测和纠错
3.8熔丝可编程控制器简化快速缓冲存储器的设计
3.8.1引言
3.8.2高速缓冲存储器系统
3.8.2.1高速缓存数据存储器
3.8.2.2标志缓冲器
3.8.2.3替换算法
3.8.2.4高速缓存控制器
3.8.2.5 Am29PL141熔丝可编程控制器
3.8.3系统综述
3.8.4系统操作
3.8.4.1读且命中周期
3.8.4.2读而未命中周期
3.8.4.3写且命中周期
3.8.4.4写而未命中周期
3.8.5 FPC操作
3.8.5.1测试周期请求
3.8.5.2测试周期类型
3.8.5.3每一周期的动作
3.8.5.4修改算法
3.8.5.5修改地址的产生
3.8.6时序和性能
3.9 PAL22RX8A用于32地址单元的后进先出（LIFO）RAM的控制和寻址
3.9.1引言
3.9.2J-K的触发功能
3.9.2.1有效写周期——PUSH
3.9.2.2有效读周期——POP
3.9.2.3指令译码
第四章图形和图象处理系统
4.1引言
4.2本地图形处理器
4.3显示控制器
4.4帧缓冲器
4.5并串转换器
4.6查找表和数模转换器
4.7小型系统视频控制器
4.7.1具体实现
4.7.2行同步发生器
4.7.3帧缓冲器的寻址
4.7.4帧同步发生器
4.7.5信号的分配
4.7.6视频移位寄存器
4.7.7附加的控制特性
4.8 PAL32VX10的隐匿寄存器用于输入密集的状态机设计
4.8.1宏单元说明
4.8.2 J-K可编程特性
4.8.3双端口视频移位寄存器
4.8.4J-K功能的推导
第五章 数字信号处理
5.1引言
5.2应用领域
5.2.1速度及其它要求的比较
5.2.2单片和积木式单元的比较
5.2.3 PLD的应用
5.3波形发生器
5.3.1数字、模拟波形产生方法的比较
5.3.2 PAL器件的实现
5.3.3查找表的产生
5.4密集的状态机设计
5.5模数转换
5.5.1转换技术
5.5.2逐次逼近法
5.5.3 量化误差
5.5.4用PAL20RS10实现
第六章总线接口
6.1引言
6.1.1地址部分
6.1.2数据部分
6.1.3控制部分
6.1.4公用部分
6.1.5系统的进一步扩充
6.2Unibus中断控制器
6.2.1功能描述
6.2.2 PAL设计规范
6.2.3模拟结果
6.3 10MHz处理器用Multibus裁决器的设计
6.3.1 综述
6.3.2功能要求
6.3.3定时方面的考虑
6.3.4 PAL设计说明
6.4 Multibus与Am9516的接口
6.5 Z-Bus与8088/8086的接口
6.5.1设计要求
6.5.2设计方法
6.6用PLD简化的VME总线控制
6.6.1一个高性能的总线
6.6.2功能模块
6.6.3总线控制器的设计步骤
6.6.3.1 PLD总线裁决器
6.3.3.2优先级裁决选项
6.3.3.3处理中断
6.6.3.4中断处理器的预处理器（IHP）
6.6.3.5中断逻辑
6.6.4用开发工具简化控制器设计
第七章通信
7.1通信系统概述
7.1.1通信中可编程逻辑的特性
7.1.2基本的电话系统
7.1.3数据通信
7.2使用CMOS ZPAL器件实现B8ZS编码
7.2.1编码原理和功能说明
7.2.2 B8ZS编码器
7.2.3 B8ZS译码器
7.3使用PAL器件实现HDB3线路编码
7.3.1 HDB3码
7.3.2 HDB3编码器的实现
7.3.3 HDB3译码器的实现
7.4以ZPAL器件实现QAM编码器
7.4.1调制解调器编码技术
7.4.2以PALC20R8Z为基础的QAM编码器
7.5用PLD器件实现4B3T线路代码转换机
7.5.1双极性码和三进制码
7.5.2线路编码
7.5.3 4B3T线路编码器的实现
7.5.4 4B3T线路译码器的实现
7.6用PALC22V10实现曼彻斯特编码器
7.6.1 PAL器件的设计
第八章外围设备电路
8.1 GCR（4B-5B）编码器／译码器
8.2用PLD实现磁盘驱动器的编码器／译码器
8.2.1 RLL2,7编码与MFM编码
8.2.2 RLL2,7编码转换为状态机
第九章工业控制
9.1概述
9.1.1数据获取
9.1.2数据分析
9.1.3控制部分以及PID算法
9.1.4应用范围及性能要求
9.1.5 PAL器件的使用
9.2步进马达控制器
9.3轴角编码器
第十章用于可编程逻辑的设计软件
10.1引言
10.1.1用于可编程逻辑的设计软件
10.1.2逻辑模拟
10.1.3可编程逻辑的测试
10.1.4软件工具
10.2 PALASM2逻辑设计软件包
10.2.1以不同的形式自由地表达你的设计思想
10.2.2自动测试
10.2.3逻辑的自动简化
10.2.4对编程器件的设计进行编辑
10.2.5使用方便的新菜单
10.2.6硬件支持
10.2.7 PALASM2设计软件的使用
10.3 PLPL：可编程逻辑的编程语言（软件版本V2.1）
10.3.1 PLD设计方法：使用PLPL
10.3.2 PLPL的PLD设计环境
10.3.3 PLPL逻辑语言
10.3.3.1语言元素
10.3.4 PLPL的设计文件
10.3.4.1设计名
10.3.4.2标题
10.3.4.3逻辑说明部分
10.3.5高级逻辑描述
10.3.5.1 IF-THEN-ELSE语句
10.3.5.2 CASE语句
10.3.5.3狄摩根变换
10.3.5.4特殊的功能
10.3.5.5特殊的组成部分
10.3.5.6产生测试向量
10.3.6 PLPL V2.1程序
10.4逻辑单元阵列（LCA）和开发系统
10.4.1逻辑单元阵列
10.4.1.1 LCA的编程
10.4.2 LCA的开发系统
10.4.2.1 LCA-MDS21 XACT设计编辑程序
10.4.2.2 XACT宏电路库
10.4.2.3 LCA-MDS22 P-SILOS模拟程序
10.4.2.4 LCA-MDS23自动布局和路径确定程序
10.4.2.5 LCA-MDS3 1 FutureNet DASH原理图设计输入接口
10.4.2.6 LCA-MDS24、LCA-MDS26、LCA-MDS27 XACTOR在线仿真系统
10.4.2.7 LCA-MEK01 LCA评测工具包
10.5用于PLD设计的工具ABEL-GATES
10.5.1设计的模拟和优化
10.5.2 ABEL
10.5.3 DASH-GATES
10.5.4 ABEL和DASH-GATES的差别
10.5.5设计的描述和处理
10.6 CUPL
10.6.1使用PLD对复杂的分立逻辑进行压缩
10.6.2用状态机方法加快逻辑设计
10.7 LOG/iC
10.7.1开发过程
10.7.2标准语法
10.7.3 FSM语法
10.7.4一致性检查
10.7.5验证
10.7.6优化
10.7.7实现
10.7.8测试用的辅助手段
10.7.9文档资料
10.7.10硬件环境以及与CAE环境的结合
10.7.1 1 PAL32VX 10的设计实例
第十一章编程
11.1编程
11.1.1用样品器件进行编程
11.1.2用JEDEC文件进行编程
11.1.3寄存器预加载
11.1.4选择正确的编程器
11.1.5已认可的编程器
11.1.5.1使用已认可的编程器的好处
11.1.5.2认可过程
11.1.5.3新产品的支持
11.1.5.4范围宽广的各种编程器
11.2 ProPAL、HAL ZHAL器件编程
1 1.2.1 ProPAL器件
11.2.2 HAL器件
11.2.3 ZHAL器件
11.2.4用户应该使用ProPAL、HAL还是ZHAL器件
11.2.5质量与节约成本
11.2.6节省费用的例子
11.2.7功能测试的重要性
11.2.8 ProPAL、HAL和ZHAL器件的功能测试
11.2.8.1 AutoVec测试
1 1.2.8.2直接型功能测试
1 1.2.8.3 AC型功能测试
第十二章可测试性
12.1引言
12.2可测试性的定义——定性的
12.3可测试性的定量化
12.3.1单次固定故障的模拟
12.3.2不可检测故障
12.4可测试组合电路的设计
12.5重会聚扇出
12.6极小化的重要性
12.7逻辑冒险
12.8可测试时序电路的设计
12.8.1反馈
1 2.9锁存器
12.9.1可控锁存器
12.9.2锁存器冒险
12.9.3透明锁存器
12.10振荡器
12.10.1检测振荡器
12.11可测试状态机的设计
12.11.1状态机的初始化
12.11.2上电初始化
12.11.3在设计中包含初始化
12.11.4非法状态
12.11.5从非法状态的恢复
12.11.6一步恢复的设计
12.11.7恢复进入00…0的状态
12.11.8恢复进入一固定状态
12.11.9恢复到任何合法状态
12.11.10缺省转换
12.11.11非法状态恢复的测试
12.11.12为针床测试作准备
12.12使用PROSE器件的可测试性设计
12.12.1 DOC结构
12.12.2系统级测试
12.12.3板级测试
12.12.4器件级测试
12.13测试向量的使用
12.14结论
第十三章PALASM2软件
13.1引言
13.1.1 PALASM2软件介绍
13.1.1.1所支持的可编程器件
13.1.1.2所支持的计算机
13.1.2程序和文件一览
13.1.2.1 PALASM2软件程序
13.1.2.2输入、输出和中间文件
13.1.2.3 PALASM2的辅助程序
1 3.2 PALASM2软件的安装
13.2.1安装步骤
13.2.1.1安装所需条件
13.2.1.2双软盘系统的PALASM2软件安装
13.2.1.3硬盘系统的PALASM2软件安装
13.2.2软件建立
13.2.3加辅助程序到主菜单
13.2.4对AUTOEXEC.BAT和CONFIG.SYS文件的修改
13.3运行软件
13.3.1过程的综述
13.3.2使用菜单前的准备
13.3.2.1调用PALASM菜单
13.3.2.2目录和输入文件的指定
13.3.3打开样本输入文件
13.3.4学习样本输入文件
13.3.5自动运行汇编和模拟
13.3.6输入文件的处理
13.3.6.1检查输入文件的语法
13.3.6.2展开输入方程式
13.3.6.3对输入方程式化简
13.3.6.4对输入文件汇编
13.3.6.5查看汇编输出文件
13.3.7对设计例子的模拟
13.3.7.1运行模拟程序
13.3.7.2观察模拟输出文件
13.3.7.3查看JEDEC测试数据
13.3.8 JEDEC文件的反汇编
13.3.9识别输入文件中的错误
13.3.9.1查看运行时日志
13.3.9.2 TRE文件的反汇编
13.3.10汇编输出文件的说明
13.3.10.1熔丝图的说明
13.3.10.2查看JEDEC文件
13.3.11从DOS运行软件
1 3.4建立布尔方程式设计文件
13.4.1建立布尔方程式设计文件
13.4.1.1一般语法
13.4.1.2建立说明段（Declaration Segment）
13.4.1.3建立方程式段（Equations Segment）
13.4.2极性
13.4.2.1可编程的极性
13.4.2.2固定的输出极性
13.4.3特殊器件的设计文件编制
13.4.3.1 PLS器件的一般考虑
13.4.3.2 PAL器件的一般考虑
13.4.3.3 PAL10H20G8器件的特殊考虑
13.4.3.4 PAL22V10器件的特殊考虑
13.4.3.5 PAL16RA8和PAL20RA10器件的特殊考虑
13.4.3.6 PAL32R 16和PAL64R32器件的特殊考虑
13.4.3.7 PAL32VX 10器件的特殊考虑
13.4.4用于验证布尔方程式设计文件的检查清单
13.5建立状态机设计文件
13.5.1创建状态图
13.5.1.1创建Mealy状态图
13.5.1.2创建Moore状态图
13.5.2建立状态机设计文件
1 3.5.2.1一般语法
1 3.5.2.2建立说明（Declaration）程序段
1 3.5.2.3建立状态（State）程序段
1 3.5.2.4建立条件（Condition）程序段
13.5.3 PLS、PROSE或PAL器件的状态机设计文件编制
13.5.3.1 PLS和PROSE器件的一些考虑
1 3.5.3.2 PAL器件的一般考虑
13.5.4观察一个简单的设计文件
1 3.6建立模拟
13.6.1专用语法
13.6.2建立模拟程序段
13.6.2.1模拟语言
13.6.2.2模拟准则的回顾
13.6.2.3状态机模拟语法规则
13.6.3样本设计文件的回顾和输出文件的解释
13.6.3.1历史波形的解释
13.6.3.2踪迹波形的解释
13.6.3.3历史文件的解释
13.6.3.4 PROSE器件的历史文件的解释
13.6.3.5踪迹文件的解释
13.6.3.6 JEDEC测试数据的解释
13.7器件编程
13.7.1送JEDEC文件到编程器
13.7.1.1连接编程器
13.7.1.2建立通信链路
13.7.1.3使用MS-DOS传送JEDEC文件
13.7.2 PC2通信软件
13.7.2.1装入PC2
13.7.2.2建立计算机传送参数
13.7.2.3传送JEDEC文件
13.7.3用样品器件进行复制
13.7.4器件编程
附录A 逻辑设计参考资料
A.1基本逻辑单元
A.1.1三种基本的门
A.1.2运算符的优先级
A.1.3交换律、结合律和分配律
A.1.4对偶性
A.1.5逻辑变换
A.1.6范式
A.1.7范式之间的变换
A.1.8逻辑化简
A.1.9狄摩根定理
A.1.10卡诺图使逻辑极小化
A.1.11比较和等同：XOR门和XNOR门
A.2基本存储单元
A.2.1不用时钟选通的触发器——锁存器
A.2.1.1 S-R锁存器
A.2.1.2 D型锁存器（透明锁存器）
A.2.1.3J-K锁存器
A.2.1.4 T型锁存器
A.2.2用时钟选通的触发器
A.2.2.1 D型触发器
A.3二进制数
A.3.1数制之间的转换
A.3.1.1二进制和十进制之间的转换
A.3.1.2二进制和八进制及十六进制间的转换
A.3.2二进制算术运算
A.3.2.1二进制反码表示法
A.3.2.2二进制补码表示法
A.4信号极性
A.4.1输入引脚的极性
A.4.2输出引脚的极性
A.4.3反馈极性
第二部分数据手册
CT74/54PAL6L16A
CT74/54PAL8L14A
CT74/54PAL10H8系列
CT74/54PAL10H8
CT74/54PAL12H6
CT74/54PAL14H4
CT74/54PAL16H2
CT74/54PAL16C1
CT74/54PAL10L8
CT74/54PAL12L6
CT74/54PAL 14LA
CT74/54PAL 16L2
CT74/54PAL12L10系列
CT74/54PAL 12L10
CT74/54PAL14L8
CT74/54PAL 1 6L6
CT74/54PAL18LA
CT74/54PAL20L2
CT74/54PAL20C1
CT74/54PAL16R8系列（D、B、Q-25、B-2、A、B-4、A-2、A-4）
CT74/54PAL16L8
CT74/54PAL16R8
CT74/54PAL16R6
CT74/54PAL16R4
CT74/54PAL16RA8
CT74/54PAL16RP8A系列
CT74/54PAL16P8A
CT74/54PAL16RP8A
CT74/54PAL16RP6A
CT74/54PAL16RP4A
CT74/54PAL16X4
CT74/54PAL20R8系列（B、B-2、A、A-2、Z-40/45）
CT74/54PAL20L8
CT74/54PAL20R8
CT74/54PAL20R6
CT74/54PAL20R4
CT74/54PAL20RA10
CT74/54PAL20RS10系列
CT74/54PAL20S10
CT74/54PAL20RS 10
CT74/54PAL20RS8
CT74/54PAL20RS4
CT74/54PAL20X10A系列
CT74/54PAL20L10A
CT74/54PAL20X 10A
CT74/54PAL20X8A
CT74/54PAL20X4A
CT74/54PAL22RX8A
AmPAL16R8系列（D、B、AL、A、Q、L、Std）
AmPAL16L8
AmPAL16R8
AmPAL16R6
AmPAL 1 6R4
AmPAL20RP10系列（B、A、AL、-20）
AmPAL22P10
AmPAL20RP10
AmPAL20RP8
AmPAL20RP6
AmPAL20RP4
AmPAL20L10
AmPAL20XRP10系列（-20、-30、-30L、-40L）
AmPAL22XP10
AmPAL20XRP10
AmPAL20XRP8
AmPAL20XRP6
AmPAL20XRP4
附录A关于TTL/CMOS PAL器件的通用信息
A.1极限值
A.2通用信息
A.3波形图
附录B国标PAL系列器件和MMI、AMD公司产品型号对照