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简介
《基于Verilog HDL的通信系统设计》综台几位作者多年的研究和实践经验，从Verilog HDL的基本语法知识开始，简要介绍M0delsim和Quartus软件的使用方法，再对数字信号处理关键技术的原理和实践、无线通信关键技术的原理和实践、有线通信关键技术的原理和实践进行全面的分析和介绍；最后给出FPGA的常用设计指导原则代码编写规范和实验指导。这种结构的安排旨在提高读者的工程实践能力，使读者在设计开发、应用过程中起到事半功倍的效果。
随着电子技术的发展，当前的数字通信系统正朝着速度快、带宽大、体积小、集成度高的方向迅猛发展。推动该浪潮迅猛发展的引擎就是日趋进步和完善的FPGA设计技术。FPGA以其功能强大、开发周期短、投资少、可重复修改、开发工具智能以及软件可升级等特点成为通信系统领域硬件设计的先导。
《基于Verilog HDL的通信系统设计》体系完整，内容编写思路大致按照基础知识、应用实例、设计指导、代码规范和实验来完成。《基于Verilog HDL的通信系统设计》适合作为高等院校通信、计算机专业本科生和研究生的教学用书，也可供有关技术培训及工程技术人员自学参考用。更多>>
目录
目录
前言
第一部分 基础篇
第1章 Verilog的基本知识
1.1 Verilog HDL的历史
1.2 Verilog HDL和VHDL的异同
1.3 EDA技术及其应用
1.3.1 EDA技术的发展
1.3.2 现代EDA技术的特点及应用
1.3.3 EDA技术的范畴和应用
1.3.4 EDA技术的发展
1.4 IP复用技术及SOC概况
1.4.1 IP核
1.4.2 系统芯片
1.5 本章小结
第2章 常用Verilog语法
2.1 模块
2.2 标识符、关键字和注释
2.2.1 标识符
2.2.2 关键词
2.3 数字值集合
2.3.1 值的集合
2.3.2 常量
2.3.3 变量
2.4 运算符和表达式
2.4.1 逻辑运算符
2.4.2 关系运算符
2.4.3 算术运算符
2.4.4 条件运算符
2.4.5 等式运算符
2.4.6 移位运算符
2.4.7 位拼接运算符
2.4.8 位运算符
2.4.9 缩减运算符
2.4.10 优先级别
2.5 行为语句
2.5.1 过程语句
2.5.2 条件语句
2.5.3 循环语句
2.5.4 阻塞赋值和非阻塞赋值
2.6 task和function说明语句
2.6.1 任务(task)
2.6.2 函数(function)
2.6.3 任务和函数的异同
2.7 编译预处理
2.7.1 宏替换′define
2.7.2 文件包含′include
2.7.3 时间尺度′timescale
2.7.4 条件编译′ifdef、′else、′endif
2.8 本章小结
第3章 功能仿真和下载配置
3.1 ModelSim仿真工具
3.1.1 ModelSim简介
3.1.2 ModelSim基本仿真流程
3.1.3 ModelSim仿真实例
3.1.4 常用的ModelSim仿真命令介绍
3.1.5 dataflow的应用
3.1.6 ModelSim代码覆盖率查看
3.2 QuartusⅡ的使用方法
3.2.1 QuarutsⅡ设计实例
3.2.2 应用RTL电路图观察器
3.2.3 Altera的IP Core的使用
3.3 下载配置设计
3.3.1 配置方式介绍
3.3.2 配置过程
3.3.3 配置接口电路
3.3.4 Altera公司下载电缆介绍
3.3.5 配置芯片介绍
3.4 本章小结
第二部分 实践篇
第4章 简单逻辑电路实现
4.1 简单组合逻辑电路的Verilog HDL实现
4.1.1 基本门电路
4.1.2 译码器
4.1.3 数据选择器
4.1.4 半加器
4.1.5 全加器
4.2 简单时序逻辑的Verilog HD1实现
4.2.1 D触发器
4.2.2 R-S触发器
4.2.3 J-K触发器
4.2.4 计数器
4.2.5 串并转换电路
4.2.6 分频器
4.3 几种常见的存储设备设计
4.3.1 RAM的Verilog HDL实现
4.3.2 ROM的Verilog HDL实现
4.3.3 FIFO的Verilog HDL实现
4.4 本章小结
第5章 数字滤波器设计
5.1 数字滤波器概述
5.1.1 数字滤波器和模拟滤波器的比较
5.1.2 数字滤波器的分类
5.1.3 数字滤波器的数学模型
5.1.4 数字滤波器的性能指标
5.2 FIR滤波器的设计与实现
5.2.1 FIR滤波器和IIR滤波器的比较
5.2.2 FIR滤波器原理与结构
5.2.3 FIR滤波器设计
5.2.4 FIR滤波器的Verilog HDL实现
5.3 IIR滤波器的设计与实现
5.3.1 IIR滤波器原理与结构
5.3.2 IIR滤波器的设计
5.3.3 IIR滤波器的Verilog HDL实现
5.4 多速率处理的设计
5.4.1 抽取的原理
5.4.2 抽取的Verilog HDL实现
5.4.3 内插的原理
5.4.4 内插的Verilog HDL实现
5.5 CIC滤波器的设计
5.5.1 CIC滤波器的基本理论
5.5.2 CIC滤波器的Verilog HDL实现
5.6 本章小结
第6章 数字调制与解调系统设计
6.1 数字调制与解调的基本原理
6.2 ASK调制与解调系统的设计
6.2.1 2-ASK调制原理
6.2.2 2-ASK调制的Verilog HDL实现
6.2.3 2-ASK解调原理
6.2.4 2-ASK解调的Verilog HDL实现
6.3 FSK调制与解调系统的设计
6.3.1 2-FSK调制原理
6.3.2 2-FSK调制的Verilog HDL实现
6.3.3 2-FSK解调原理
6.4 PSK调制与解调系统的设计
6.4.1 2-PSK调制基本原理
6.4.2 2-PSK调制的Verilog HDL实现
6.4.3 2-PSK解调原理
6.4.4 2-PSK解调的Verilog HDL实现
6.5 QPSK调制与解调系统的设计
6.5.1 QPSK调制原理
6.5.2 QPSK调制的Verilog HDL实现
6.5.3 QPSK解调
6.5.4 QPSK解调的Verilog HDL实现
6.6 PPM调制与解调系统的Veriog HDL实现
6.6.1 PPM调制原理
6.6.2 PPM调制的Verilog HDL实现
6.6.3 PPM解调原理
6.6.4 PPM解调的Verilog HDL实现
6.7 本章小结
第7章 RS编译码系统设计
7.1 信道编码原理
7.1.1 信道香农定理
7.1.2 数字通信系统的组成
7.1.3 差错控制系统分类和信道编码的简介
7.2 线性分组码
7.2.1 几种常见的线性分组码
7.2.2 编码应用
7.3 RS码的编译码器设计
7.3.1 RS码编码系统的Verilog HDL实现
7.3.2 RS码译码系统的Verilog HDL实现
7.4 本章小结
第8章 直接扩频通信系统设计
8.1 扩频技术基本原理
8.2 扩频序列发生器设计
8.2.1 m序列发生器的设计
8.2.2 Gold序列发生器的设计
8.3 直接扩频调制系统设计
8.3.1 设计原理
8.3.2 程序设计
8.3.3 程序仿真结果
8.4 扩频接收机设计
8.4.1 设计原理
8.4.2 程序设计
8.4.3 程序仿真结果
8.5 本章小结
第9章 网络管理中UART系统设计
9.1 SNMP网络管理系统在光分组交换中的应用
9.1.1 UART的基本原理
9.1.2 UART的操作
9.2 UART发射机的设计和实现
9.3 UART接收机的设计和实现
9.4 UART波特率发生器的设计和实现
9.5 读/写RAM表控制模块设计和实
9.6 RAM表的IP Core调用方法
9.7 本章小结
第10章 以太网物理层关键技术的Verilog HDL实现
10.1 以太网概述
10.2 数据流扰码和解扰码器的Verilog HDL实现
10.2.1 串行扰码和解扰码器的设计
10.2.2 8位并行扰码器和解扰器的设计
10.3 CRC-16的Verilog HDL实现
10.3.1 串行CRC-16校验的Verilog HDL实现
10.3.2 并行CRC-16的Verilog HDL实现
10.4 SDH帧同步器的设计
10.5 千兆以太网中8B/10B编译码器设计
10.5.1 8B/10B编码原理
10.5.2 8B/10B编码器的设计
10.5.3 8B/10B译码器的设计
10.6 本章小结
第三部分 技巧和实验篇
第11章 FPGA设计指导原则和代码规范
11.1 FPGA设计指导原则
11.1.1 深入理解阻塞赋值和非阻塞赋值
11.1.2 组合逻辑设计注意事项
11.1.3 时序逻辑设计注意事项
11.1.4 可综合状态机的指导原则
11.1.5 面积与速度互换原则
11.1.6 同步设计原则
11.1.7 乒乓操作
11.1.8 串并转换
11.1.9 流水线操作
11.1.10 Testbench的编写方法
11.2 Verilog HDL代码编写规范
11.2.1 命名规则
11.2.2 代码风格
11.2.3 语法结构
11.2.4 设计风格
11.2.5 仿真部分
11.2.6 综合部分
11.2.7 Verilog HDL代码规范模板
11.3 本章小结
第12章 实验设计指导
12.1 实验一 基本组合和时序逻辑电路设计
12.1.1 实验目的
12.1.2 实验原理
12.1.3 实验内容
12.1.4 实验步骤
12.1.5 实验总结报告要求
12.2 实验二 采用分布式算法FIR滤波器设计
12.2.1 实验目的
12.2.2 实验原理
12.2.3 实验内容
12.2.4 实验步骤
13.2.5 实验总结报告要求
12.3 实验三 MASK调制器设计
12.3.1 实验目的
12.3.2 实验原理
12.3.3 实验内容
12.3.4 实验步骤
12.3.5 实验总结报告要求
12.4 实验四 函数发生器设计
12.4.1 实验目的
12.4.2 实验原理
12.4.3 实验内容
12.4.4 实验步骤
12.4.5 实验总结报告要求
12.5 实验五 PCM采编器设计
12.5.1 实验目的
12.5.2 实验原理
12.5.3 实验内容
12.5.4 实验步骤
12.5.5 实验总结报告要求
12.6 实验六 循环码编译码器设计
12.6.1 实验目的
12.6.2 实验原理
12.6.3 实验内容
12.6.4 实验步骤
12.6.5 实验总结报告要求
12.7 实验七 FFT碟形运算单元设计
12.7.1 实验目的
12.7.2 实验原理
12.7.3 实验内容
12.7.4 实验步骤
12.7.5 实验总结报告要求
12.8 实验八 数字相关器设计
12.8.1 实验目的
12.8.2 实验原理
12.8.3 实验内容
12.8.4 实验步骤
12.8.5 部分实验代码
12.8.6 实验总结报告要求
12.9 实验九 集中插入式帧同步器设计
12.9.1 实验目的
12.9.2 实验原理
12.9.3 实验内容
12.9.4 实验步骤
12.9.5 实验总结报告要求
12.10 实验十 多路信号复用的基带系统设计
12.10.1 实验目的
12.10.2 实验原理
13.10.3 实验内容
12.10.4 实验步骤
12.10.5 实验总结报告要求
12.11 本章小结
参考文献及参考资料
前言
第一部分 基础篇
第1章 Verilog的基本知识
1.1 Verilog HDL的历史
1.2 Verilog HDL和VHDL的异同
1.3 EDA技术及其应用
1.3.1 EDA技术的发展
1.3.2 现代EDA技术的特点及应用
1.3.3 EDA技术的范畴和应用
1.3.4 EDA技术的发展
1.4 IP复用技术及SOC概况
1.4.1 IP核
1.4.2 系统芯片
1.5 本章小结
第2章 常用Verilog语法
2.1 模块
2.2 标识符、关键字和注释
2.2.1 标识符
2.2.2 关键词
2.3 数字值集合
2.3.1 值的集合
2.3.2 常量
2.3.3 变量
2.4 运算符和表达式
2.4.1 逻辑运算符
2.4.2 关系运算符
2.4.3 算术运算符
2.4.4 条件运算符
2.4.5 等式运算符
2.4.6 移位运算符
2.4.7 位拼接运算符
2.4.8 位运算符
2.4.9 缩减运算符
2.4.10 优先级别
2.5 行为语句
2.5.1 过程语句
2.5.2 条件语句
2.5.3 循环语句
2.5.4 阻塞赋值和非阻塞赋值
2.6 task和function说明语句
2.6.1 任务(task)
2.6.2 函数(function)
2.6.3 任务和函数的异同
2.7 编译预处理
2.7.1 宏替换′define
2.7.2 文件包含′include
2.7.3 时间尺度′timescale
2.7.4 条件编译′ifdef、′else、′endif
2.8 本章小结
第3章 功能仿真和下载配置
3.1 ModelSim仿真工具
3.1.1 ModelSim简介
3.1.2 ModelSim基本仿真流程
3.1.3 ModelSim仿真实例
3.1.4 常用的ModelSim仿真命令介绍
3.1.5 dataflow的应用
3.1.6 ModelSim代码覆盖率查看
3.2 QuartusⅡ的使用方法
3.2.1 QuarutsⅡ设计实例
3.2.2 应用RTL电路图观察器
3.2.3 Altera的IP Core的使用
3.3 下载配置设计
3.3.1 配置方式介绍
3.3.2 配置过程
3.3.3 配置接口电路
3.3.4 Altera公司下载电缆介绍
3.3.5 配置芯片介绍
3.4 本章小结
第二部分 实践篇
第4章 简单逻辑电路实现
4.1 简单组合逻辑电路的Verilog HDL实现
4.1.1 基本门电路
4.1.2 译码器
4.1.3 数据选择器
4.1.4 半加器
4.1.5 全加器
4.2 简单时序逻辑的Verilog HD1实现
4.2.1 D触发器
4.2.2 R-S触发器
4.2.3 J-K触发器
4.2.4 计数器
4.2.5 串并转换电路
4.2.6 分频器
4.3 几种常见的存储设备设计
4.3.1 RAM的Verilog HDL实现
4.3.2 ROM的Verilog HDL实现
4.3.3 FIFO的Verilog HDL实现
4.4 本章小结
第5章 数字滤波器设计
5.1 数字滤波器概述
5.1.1 数字滤波器和模拟滤波器的比较
5.1.2 数字滤波器的分类
5.1.3 数字滤波器的数学模型
5.1.4 数字滤波器的性能指标
5.2 FIR滤波器的设计与实现
5.2.1 FIR滤波器和IIR滤波器的比较
5.2.2 FIR滤波器原理与结构
5.2.3 FIR滤波器设计
5.2.4 FIR滤波器的Verilog HDL实现
5.3 IIR滤波器的设计与实现
5.3.1 IIR滤波器原理与结构
5.3.2 IIR滤波器的设计
5.3.3 IIR滤波器的Verilog HDL实现
5.4 多速率处理的设计
5.4.1 抽取的原理
5.4.2 抽取的Verilog HDL实现
5.4.3 内插的原理
5.4.4 内插的Verilog HDL实现
5.5 CIC滤波器的设计
5.5.1 CIC滤波器的基本理论
5.5.2 CIC滤波器的Verilog HDL实现
5.6 本章小结
第6章 数字调制与解调系统设计
6.1 数字调制与解调的基本原理
6.2 ASK调制与解调系统的设计
6.2.1 2-ASK调制原理
6.2.2 2-ASK调制的Verilog HDL实现
6.2.3 2-ASK解调原理
6.2.4 2-ASK解调的Verilog HDL实现
6.3 FSK调制与解调系统的设计
6.3.1 2-FSK调制原理
6.3.2 2-FSK调制的Verilog HDL实现
6.3.3 2-FSK解调原理
6.4 PSK调制与解调系统的设计
6.4.1 2-PSK调制基本原理
6.4.2 2-PSK调制的Verilog HDL实现
6.4.3 2-PSK解调原理
6.4.4 2-PSK解调的Verilog HDL实现
6.5 QPSK调制与解调系统的设计
6.5.1 QPSK调制原理
6.5.2 QPSK调制的Verilog HDL实现
6.5.3 QPSK解调
6.5.4 QPSK解调的Verilog HDL实现
6.6 PPM调制与解调系统的Veriog HDL实现
6.6.1 PPM调制原理
6.6.2 PPM调制的Verilog HDL实现
6.6.3 PPM解调原理
6.6.4 PPM解调的Verilog HDL实现
6.7 本章小结
第7章 RS编译码系统设计
7.1 信道编码原理
7.1.1 信道香农定理
7.1.2 数字通信系统的组成
7.1.3 差错控制系统分类和信道编码的简介
7.2 线性分组码
7.2.1 几种常见的线性分组码
7.2.2 编码应用
7.3 RS码的编译码器设计
7.3.1 RS码编码系统的Verilog HDL实现
7.3.2 RS码译码系统的Verilog HDL实现
7.4 本章小结
第8章 直接扩频通信系统设计
8.1 扩频技术基本原理
8.2 扩频序列发生器设计
8.2.1 m序列发生器的设计
8.2.2 Gold序列发生器的设计
8.3 直接扩频调制系统设计
8.3.1 设计原理
8.3.2 程序设计
8.3.3 程序仿真结果
8.4 扩频接收机设计
8.4.1 设计原理
8.4.2 程序设计
8.4.3 程序仿真结果
8.5 本章小结
第9章 网络管理中UART系统设计
9.1 SNMP网络管理系统在光分组交换中的应用
9.1.1 UART的基本原理
9.1.2 UART的操作
9.2 UART发射机的设计和实现
9.3 UART接收机的设计和实现
9.4 UART波特率发生器的设计和实现
9.5 读/写RAM表控制模块设计和实
9.6 RAM表的IP Core调用方法
9.7 本章小结
第10章 以太网物理层关键技术的Verilog HDL实现
10.1 以太网概述
10.2 数据流扰码和解扰码器的Verilog HDL实现
10.2.1 串行扰码和解扰码器的设计
10.2.2 8位并行扰码器和解扰器的设计
10.3 CRC-16的Verilog HDL实现
10.3.1 串行CRC-16校验的Verilog HDL实现
10.3.2 并行CRC-16的Verilog HDL实现
10.4 SDH帧同步器的设计
10.5 千兆以太网中8B/10B编译码器设计
10.5.1 8B/10B编码原理
10.5.2 8B/10B编码器的设计
10.5.3 8B/10B译码器的设计
10.6 本章小结
第三部分 技巧和实验篇
第11章 FPGA设计指导原则和代码规范
11.1 FPGA设计指导原则
11.1.1 深入理解阻塞赋值和非阻塞赋值
11.1.2 组合逻辑设计注意事项
11.1.3 时序逻辑设计注意事项
11.1.4 可综合状态机的指导原则
11.1.5 面积与速度互换原则
11.1.6 同步设计原则
11.1.7 乒乓操作
11.1.8 串并转换
11.1.9 流水线操作
11.1.10 Testbench的编写方法
11.2 Verilog HDL代码编写规范
11.2.1 命名规则
11.2.2 代码风格
11.2.3 语法结构
11.2.4 设计风格
11.2.5 仿真部分
11.2.6 综合部分
11.2.7 Verilog HDL代码规范模板
11.3 本章小结
第12章 实验设计指导
12.1 实验一 基本组合和时序逻辑电路设计
12.1.1 实验目的
12.1.2 实验原理
12.1.3 实验内容
12.1.4 实验步骤
12.1.5 实验总结报告要求
12.2 实验二 采用分布式算法FIR滤波器设计
12.2.1 实验目的
12.2.2 实验原理
12.2.3 实验内容
12.2.4 实验步骤
13.2.5 实验总结报告要求
12.3 实验三 MASK调制器设计
12.3.1 实验目的
12.3.2 实验原理
12.3.3 实验内容
12.3.4 实验步骤
12.3.5 实验总结报告要求
12.4 实验四 函数发生器设计
12.4.1 实验目的
12.4.2 实验原理
12.4.3 实验内容
12.4.4 实验步骤
12.4.5 实验总结报告要求
12.5 实验五 PCM采编器设计
12.5.1 实验目的
12.5.2 实验原理
12.5.3 实验内容
12.5.4 实验步骤
12.5.5 实验总结报告要求
12.6 实验六 循环码编译码器设计
12.6.1 实验目的
12.6.2 实验原理
12.6.3 实验内容
12.6.4 实验步骤
12.6.5 实验总结报告要求
12.7 实验七 FFT碟形运算单元设计
12.7.1 实验目的
12.7.2 实验原理
12.7.3 实验内容
12.7.4 实验步骤
12.7.5 实验总结报告要求
12.8 实验八 数字相关器设计
12.8.1 实验目的
12.8.2 实验原理
12.8.3 实验内容
12.8.4 实验步骤
12.8.5 部分实验代码
12.8.6 实验总结报告要求
12.9 实验九 集中插入式帧同步器设计
12.9.1 实验目的
12.9.2 实验原理
12.9.3 实验内容
12.9.4 实验步骤
12.9.5 实验总结报告要求
12.10 实验十 多路信号复用的基带系统设计
12.10.1 实验目的
12.10.2 实验原理
13.10.3 实验内容
12.10.4 实验步骤
12.10.5 实验总结报告要求
12.11 本章小结
参考文献及参考资料
编著还有：邱志成、张鹏、何初冬
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