Lattice FPGA/CPLD设计,基础篇

　　第1章　fpga/cpld简介
　　 1.1　可编程逻辑设计技术简介
　　 1.1.1　可编程逻辑器件发展简史
　　 1.1.2　可编程逻辑器件的分类
　　 1.2　fpga/cpld的基本结构
　　 1.2.1　fpga的基本结构
　　 1.2.2　cpld的基本结构
　　 1.2.3　fpga和cpld的比较
　　 1.3　fpga/cpld的设计流程
　　 1.4　fpga/cpld的常用开发工具
　　 1.5　下一代可编程逻辑设计技术展望
　　 1.5.1　下一代可编程逻辑器件硬件上的发展趋势
　　 1.5.2　下一代eda软件设计方法发展趋势
　　 1.6　小结
　　 1.7　问题与思考
　　第2章　lattice可编程逻辑器件的结构和特点
　　 2.1　cpld器件
　　 2.1.1　ispmach 4000 cpld的结构和特点
　　 2.1.2　未来cpld的替代产品machxo
　　 2.1.3　machxo2系列器件
　　 2.2　fpga器件
　　 2.2.1　非易失(non-volatile)xp/xp2系列fpga
　　 2.2.2　高性价比的ecp2m/ecp3系列fpga
　　 2.2.3　即将面世的ecp4系列fpga
　　 2.3　可编程数模混合器件
　　 2.3.1　可编程电源管理芯片的结构和特点
　　 2.3.2　可编程时钟管理芯片的结构和特点
　　 2.4　小结
　　 2.5　问题与思考
　　第3章　isplever fpga开发流程入门
　　 3.1　isplever fpga开发流程概述
　　 3.2　isplever的安装和在线更新
　　 3.2.1　isplever的安装
　　 3.2.2　isplever 许可证的获取和设置
　　 3.2.3　isplever 8.0的在线更新
　　 3.3　设计输入：异步fifo的设计
　　 3.3.1　异步fifo规格定义
　　 3.3.2　异步fifo方案设计
　　 3.3.3　异步fifo上板测试方案设计
　　 3.4　isplever工程管理
　　 3.5　fifo的功能仿真
　　 3.6　综合(synthesis)
　　 3.7　数据库生成(build database)
　　 3.8　设计约束
　　 3.9　映射(map)
　　 3.10　布局布线(place & route)
　　 3.11　静态时序分析
　　 3.12　时序仿真
　　 3.13　生成位流文件
　　 3.14　下载调试
　　 3.15　小结
　　 3.16　问题与思考
　　第4章　isplever fpga开发流程进阶
　　 4.1　isplever软件的选择
　　 4.2　综合(synthesis)高级选项设置
　　 4.2.1　综合流程的选择
　　 4.2.2　综合选项列表
　　 4.2.3　综合选项的选择
　　 4.3　网表转换(build database)选项设置
　　 4.4　映射(map)选项设置
　　 4.5　布局布线(place & route)选项设置
　　 4.5.1　布局布线概述
　　 4.5.2　布局布线可配置选项
　　 4.5.3　布局过程和不同算法
　　 4.5.4　布线过程和不同算法
　　 4.5.5　多种子运行考虑
　　 4.5.6　拥塞设计
　　 4.5.7　保持时间违例自动修正
　　 4.6　fpga设计约束
　　 4.6.1　fpga设计约束的表现形式
　　 4.6.2　design planner集成环境概述
　　 4.6.3　design planner各种设计约束说明
　　 4.7　下载文件约束
　　 4.8　fpga设计检查
　　 4.8.1　【project summary】报告
　　 4.8.2　【synthesis and ngdbuild report】报告
　　 4.8.3　【build database report】报告
　　 4.8.4　【map report】报告
　　 4.8.5　【map trace report】报告
　　 4.8.6　【place & route report】报告
　　 4.8.7　【pad specification file】报告
　　 4.8.8　【place & route trace report】报告
　　 4.8.9　【i/o sso analysis report】报告
　　 4.9　fpga设计工程管理
　　 4.9.1　isplever工程版本发布
　　 4.9.2　个性化环境设置
　　 4.9.3　search path和verilog variables的设置
　　 4.10　小结
　　 4.11　问题与思考
　　第5章　lattice常用辅助设计工具
　　 5.1　设计规划(design planner)
　　 5.1.1　启动design planner
　　 5.1.2　spreadsheet view
　　 5.1.3　package view
　　 5.1.4　pre-mapped view
　　 5.1.5　post-mapped view
　　 5.1.6　floorplan view
　　 5.1.7　physical view
　　 5.1.8　path tracer
　　 5.1.9　timing analyzer
　　 5.2　epic
　　 5.2.1　启动epic
　　 5.2.2　epic的设计检查功能
　　 5.2.3　epic的eco功能
　　 5.3　ebr初始化工具和初始化文件生成工具
　　 5.4　静态时序分析
　　 5.4.1　fmax分析
　　 5.4.2　tco分析
　　 5.4.3　tsu、thd分析
　　 5.4.4　tp2p分析
　　 5.4.5　tpd分析
　　 5.5　功耗计算器(power calculator)
　　 5.5.1　功耗计算的相关概念
　　 5.5.2　功耗计算器的操作
　　 5.6　保持时间违例自动修正(auto hold time correction)
　　 5.7　时钟加速(clock boosting)
　　 5.8　输出ibis模型
　　 5.9　反标管脚信息(backannotate assignments)
　　 5.10　小结
　　 5.11　问题与思考
　　第6章　lattice fpga/cpld的加载配置
　　 6.1　常见的加载配置方法
　　 6.1.1　jtag加载配置方法
　　 6.1.2　cpu模拟jtag口进行远程在线加载
　　 6.1.3　slave-serial加载方法
　　 6.1.4　spi串行flash加载方法
　　 6.2　加载配置文件的类型和生成方法
　　 6.3　lattice cpld/fpga的高级加载配置特性
　　 6.3.1　双启动
　　 6.3.2　非易失器件的sdm
　　 6.3.3　加载过程中i/o的锁定和配置
　　 6.3.4　透明在线升级tfr
　　 6.3.5　加密特性
　　 6.3.6　休眠与激活
　　 6.4　ispvm加载配置软件的使用方法
　　 6.4.1　双启动的加载
　　 6.4.2　tfr加载
　　 6.5　小结
　　 6.6　问题与思考
　　第7章　lattice ip开发工具
　　 7.1　ip的基本概念、lattice可用的ip分类
　　 7.1.1　可参数化模块
　　 7.1.2　isplever core ip
　　 7.1.3　isplever core第三方ip
　　 7.1.4　参考设计
　　 7.1.5　嵌入式cpu
　　 7.2　ipexpress――lattice的ip管理和开发工具
　　 7.2.1　ipexpress的启动
　　 7.2.2　ipexpress的使用
　　 7.2.3　ipexpress中ip列表的下载和更新
　　 7.3　使用lattice可参数化模块、ip的设计流程
　　 7.3.1　模块和ip的例化
　　 7.3.2　模块和ip的仿真
　　 7.3.3　isplever core ip的评估模式
　　 7.4　在modelsim中编译和添加lattice仿真库
　　 7.4.1　编译verilog仿真库文件
　　 7.4.2　编译vhdl仿真库文件
　　 7.4.3　isplever提供的加密、已编译仿真库
　　 7.4.4　让modelsim启动时默认调用lattice器件仿真库
　　 7.4.5　在modelsim中进行后仿真
　　 7.5　小结
　　 7.6　问题与思考
　　第8章　第三方eda工具
　　 8.1　第三方eda工具综述
　　 8.2　仿真的概念
　　 8.2.1　仿真简介
　　 8.2.2　仿真的切入点
　　 8.3　modelsim仿真工具
　　 8.3.1　modelsim仿真工具的不同版本
　　 8.3.2　modelsim的图形用户界面
　　 8.3.3　modelsim仿真的基本步骤
　　 8.3.4　modelsim仿真操作实例
　　 8.3.5　modelsim仿真工具部分高级应用
　　 8.4　active-hdl仿真工具
　　 8.4.1　active-hdl仿真工具的不同版本
　　 8.4.2　active-hdl的图形用户界面概述
　　 8.4.3　active-hdl的基本仿真步骤
　　 8.5　synplify/synplify pro综合工具
　　 8.5.1　synplify/synplify pro的功能与特点
　　 8.5.2　synplify pro的用户界面
　　 8.5.3　synplify pro综合流程
　　 8.6　小结
　　 8.7　问题与思考
　　第9章　lattice系列fpga开发系统
　　 9.1　评估板综述
　　 9.2　ecp3评估板
　　 9.2.1　lfe3-95e-sp-evn
　　 9.2.2　lfe3-150ea-io-evn
　　 9.2.3　lfe3-95e-v-evn
　　 9.3　ecp2m评估板
　　 9.3.1　lfe2m35(50)e-p4-ev
　　 9.3.2　lfe2m35(50)e-s-ev
　　 9.3.3　lfe2m35e-v-ev
　　 9.4　ecp2评估板
　　 9.4.1　lfe2-50e-h-ev
　　 9.4.2　lfe2-50e-l-ev
　　 9.4.3　lfe2-50e-d-ev
　　 9.5　sc/m评估板
　　 9.5.1　lfsc25e-h-ev
　　 9.5.2　lfsc25e-p1-ev
　　 9.5.3　lfsc80e-p4-ev
　　 9.6　xp2评估板
　　 9.7　xp评估板
　　 9.8　ecp/ec评估板
　　 9.9　xo评估板及其他评估板
　　 9.10　小结
　　 9.11　问题与思考