EDA工程实践

第1部分 vhdl和cpld设计实践

第1章 cpld／fpga设计工具使用

1．1 actel公司的eda设计工具

1．1．1 libero 5．0软件工具的使用

1．1．2 libero 5．0仿真工具的使用

1．1．3 libero 5．0宏生成器的使用

1．1．4 libero 5．0原理图输入工具使用

1．1．5 gcf文件的使用和语法

1．2 actel集成的第三方工具

1．2．1 逻辑综合工具使用

1．2．2 逻辑综合操作练习

1．3 altera公司的eda设计工具--quartus ii

1．3．1 设计输入

1．3．2 支持的第三方工具

1．3．3 项目设立

1．3．4 项目编译

1．3．5 延时分析

1．3．6 项目仿真

1．3．7 设计项目的下载编程操作

1．4 ic设计实验教学大纲(参考)

.1．5 数字ic设计开发系统

1．6 时钟设计实验ip核

第2章 ic前端设计实践

2．1 在线逻辑分析仪的使用方法

2．2 设计双口ram实现fifo功能

2．3 利用可编程器件设计看门狗电路

2．4 把32bitrisc处理器置入fpga

2．5 用pld器件设计通信系统

2．5．1 ppc core基本功能

2．5．2 存储器管理单元

2．5．3 通信处理模块cpm

2．5．4 实时嵌入式开发工具

第2部分 pcb设计实践

第3章 pcb设计工具的使用

3．1 orcadpcb设计工具

3．2 版图布局布线

3．3 specctra编辑和自动化布线

3．4 pspicea／d仿真工具

第4章 pcb设计实践

4．1 板级电路系统设计流程

4．1．1 概述

4．1．2 建立project

4．1．3 输入原理图

4．1．4 将原理图转换并输出到layout板图

4．1．5 光绘输出

4．2 板级电路系统设计实践

4．2．1 概述

4．2．2 基本模块功能介绍

4．2．3 文件结构及工程的设置

4．3 allegro中的基本操作

4．4 pcb可生产性

4．5 pcb可测试性

4．6 pcb文件打印输出

第3部分 asic设计实践

第5章 asic设计工具使用

5．1 集成设计环境--cadenceeda工具

5．2 asic设计流程

5．3 cadence工具使用

5．3．1 概述

5．3．2 cadence软件的环境设置

5．3．3 cadence软件的启动方法

5．3．4 库文件的管理

5．3．5 文件格式的转化

5．4 仿真工具verilog--xl

5．4．1 环境设置及仿真工具启动

5．4．2 verilog-xl的使用示例

5．5 电路图设计工具composer

5．6 电路模拟工具analogartist

5．7 自动布局布线

5．7．1 自动布局布线流程

5．7．2 自动布局布线设计

5．8 版图设计及其验证

5．8．1 版图编辑器vmuosolayouteditor

5．8．2 版图验证工具dracula

第4部分 仿真实践

第6章 ibis模型结构、创建与应用

6．1 ibis标准和资源

6．1．1 ibis标准历史

6．1．2 ibis资源

6．1．3 ibis模型来源

6．1．4 ibis的工具

6．2 基本ibis

6．2．1 基本ibis文件结构

6．2．2 基本ibis模型

6．2．3 终端和串联模型

6．3 创建ibis模型

6．3．1 ibis元件生成器

6．3．2 产生设计的ndd和nnl文件

6．3．3 产生用于设计的ibis框架文件

6．3．4 编辑ibis框架文件

6．3．5 最终检查

6．4 icxibis模型

6．4．1 工艺模型

6．4．2 创建技术模型

6．4．3 假设终端模型

6．4．4 驱动最优化模型

6．4．5 icx串联电阻

6．5 高级ibis模型

6．5．1 差分模型

6．5．2 多级驱动

6．5．3 连接器和插座模型

6．5．4 动态箝位模型

6．6 创建ebd模型

6．6．1 ebd模型结构

6．6．2 创建ebd模型

6．7 信号完整性和时序信息

6．7．1 在ibis模型中设置参考电压

6．7．2 信号完整性和时序电压

6．7．3 模型的继承

6．7．4 端口类型的继承

6．8 封装和连接器模型

6．8．1 物理配置

6．8．2 源数据或spice模型

6．8．3 spice模型层级结构

6．8．4 执行spice2pkg

6．8．5 spice2pkg输入文件语法

6．8．6 举例说明

6．9 ibis模型及其应用

6．9．1 ibis的背景及其发展

6．9．2 ibis模型

6．9．3 ibis模型的建模过程

6．9．4 ibis模型参数及模型示例

6．9．5 在使用ibis模型中常遇到的问题和解决方法，

第5部分 集成电路版图设计

第7章 apolloll设计工具

7．1 概述

7．1．1 约定

7．1．2 使用窗口命令

7．1．3 使用模式匹配

7．2 系统设置和安装

7．2．1 系统所需的操作系统

7．2．2 apolloii工具软件的管理

7．2．3 授权文件

7．2．4 安装目录

7．3 数据结构

7．4 开始运行apolloll

7．4．1 命令设置

7．4．2 字符敏感性

7．4．3 应用窗口

7．4．4 启动在线帮助

7．5 单元管理

7．6 定义设计环境

7．7 设计准备

7．7．1 准备过程

7．7．2 verilog网络列表文件

7．7．3 vhdl网络列表文件

7．7．4 操作参考库

7．8 网表选项设置

7．8．1 网表选项(cmcmdexpand)

7．8．2 网表选项设置

第8章 版图设计

8．1 版图设计

8．1．1 打开apollo中的库(geopenlib)

8．1．2 创建顶层单元项目(gecreatecell)

8．1．3 合并网表(axgbindnetlist)

8．1．4 创建不在网格中的单元实例(dbcreatecelllnst)

8．1．5 连接电源与地线焊点(aprpgconnect)

8．1．6 pad／pin的设置

8．2 平面布置

8．2．1 创建底盘规划

8．2．2 线性底版规划

8．2．3 放置块

8．2．4 布局调整

8．2．5 支持倒装芯片

8．2．6 手工移动／转换命令

8．2．7 创建组和区域

8．2．8 创建禁止布置区

8．2．9 创建宏焊点

8．2．10 将设计信息保存到输出文件中

8．3 扫描链

8．3．1 分离扫描链

8．3．2 定义和优化扫描链

8．3．3 创建扫描链和规定约束

8．4 线网预布线

8．4．1 带线预布线

8．4．2 矩形环预布线

8．4．3 自定义导线预布线

8．4．4 宏单元和压焊盘预布线

8．4．5 标准单元预布线

8．4．6 模板预布线

8．4．7 删除预布线线网

8．4．8 快速布线(axgstartquickprerouter)

8．5 标准单元的布局

8．5．1 设置布局选项(axgplaceoptions)

8．5．2 自动布局

8．5．3 布局资源管理器

8．5．4 最优化布局

8．5．5 设置布局状态

8．6 总线布线

8．6．1 总线布线

8．6．2 布线向导

8．6．3 布线选项

8．6．4 布线网络群(axgroutegroup)

8．6．5 全局布线

8．6．6 进行详细布线

8．6．7 布线最优化

第9章 版图仿真、设计规则检查和修改

9．1 版图修改

9．1．1 术语

9．1．2 eco能力

9．2 改变网表后更新版图

9．2．1 执行无限制的eco

9．2．2 执行"硅"eco

9．3 改变版图后更新网表

9．4 eco窗体

9．4．1 eco比较和更新网表(auecobynetcmp)

9．4．2 回顾eco历史(cmcmdecohistory)

9．4．3 清除eco变换(cmcmdecodump)

9．4．4 eco的布局(axgecoplace)

9．4．5 eco布线(axgecoroutedesign)

9．5 lvs和drc

9．5．1 运行lvs

9．5．2 运行drc

9．5．3 查看在lvs和drc检查中发现的错误

9．6 数据输出

9．6．1 输出物理设计数据

9．6．2 逻辑设计数据导出

9．6．3 导出延时文件

9．6．4 dspf文件

第10章 版图设计实践，

10．1 mychip station的安装

10．2 运行mychip station

10．3 版图编辑器的参数设定

10．4 版图编辑器layed的操作

10．5 spice网表提取和电气规则检查

10．5．1 网表提取和电器规则检查流程

10．5．2 运行laynet

10．6 版图设计验证

10．7 倒相器电路版图设计

10．8 倒相器版图设计规则检查(drc)验证

10．9 从倒相器版图提取spice网表

10．10 修改倒相器版图

英汉名词缩略语对照表

参考文献

鸣谢