简介
PLD(可编程逻辑器件）和EDA(电子设计自动化）技术试当今数字系统设计过程中最常用的器件和开发手段，是数字电路设计者必须掌握的知识和技术。本书主要包括三部分内容：第一部分为PLD的硬件结构。要使用PLD器件进行产品开发，首先应了解PLD器件的基本结构。由于PLD器件的生产厂商多、种类多，无法广泛介绍，本书将近年来国内外广为使用的具有代表性的美国Altera公司生产的PLD器件为例，由浅入深的介绍复杂的PLD器件的硬件结构与特点。了解一类PLD器件后，对其他厂商的PLD器件也将触类旁通。第二部分介绍硬件描述语言AHDL和VHDL，这是电子设计自动化(EDA)的关键技术之一，即用硬件描述数字系统的硬件电路。第三部分介绍一种Altera公司的PLD开发工具MAX＋plusII。通过综合设计举例和试验电路介绍PLD的开发过程，学完之后，即可参加实际的设计开发工作。本书可作为电子类、通信类、计算机类本科生的教学用书，也可供相关专业的师生和从事数字电路系统设计的科技人员自学和参考。在阅读本书之前，应具备数字逻辑电路的基础知识。
目录
目录
1.2.5.1 共享扩展乘积项（Shareable Expanders）
5.1.3.1 标准数据类型
5.1.3.2 用户定义的数据类型
5.1.3.3 用户定义的子类型
5.1.3.4 数据类型转换
5.1.4 构造体（ARCHITECTURE）说明
5.1.4.1 信号（Signal）说明
5.1.4.2 变量（Variable）说明
5.1.4.3 常数（Constant）说明
5.1.4.4 VHDL中的运算操作符
5.1.4.5 VHDL构造体中的子结构
1.2.5.2 并联扩展乘积项（Parallel Expanders）
5.2 VHDL中的描述语句
5.2.1 顺序描述语句（Sequential）
5.2.1.1 信号代入语句
5.2.1.2 变量赋值语句
5.2.1.3 IF语句
5.2.1.4 CASE语句
5.2.1.5 LOOP语句
5.2.1.6 NEXT语句
5.2.1.7 EXIT语句
5.2.2 并发描述语句（Concurrent）
1.2.5.3 异或门控制端
5.2.2.1 条件信号代入语句（Conditional Signal Assignment）
5.2.2.2 选择信号代入语句（Selective Signal Assignment）
5.2.2.3 子程序语句（Subprogram）和包集合说明
5.2.2.4 函数（Function）语句
5.2.2.5 过程（Procedure）语句
5.2.3 其它描述语句
5.2.3.1 属性（Attribute）描述与定义语句
5.2.3.2 COMPONENT元件语句
5.2.3.3 GENERATE语句
5.2.3.4 VHDL的行为描述语句
1.2.5.4 D触发器的时钟
AFTER惯性延时语句
GENERIC类属语句
WAIT语句
ASSERT语句
5.3 状态机的描述
5.4 存储器的描述
附录1 VHDL标准包集合STD_LOGIC_1164文件
附录2 实用设计参考：PCI总线目标接口控制器
AHDL例题索引
4-7段显示译码器（用真值表语句）
1.2.5.5 D触发器的置位（PRN）和清零（CLRN）控制
简单组合逻辑电路（用布尔表达式）
存储器、打印机地址译码逻辑（用真值表语句）
优先编码器（用IF语句）
2-4线译码器（用CASE语句）
8位寄存器
16位二进制计数器（用IF语句）
Mealy状态机
步进电机状态机（不带状态位、状态值）
步进电机状态机（带状态位、状态值）
处理状态机中的非法状态
1.2.6 MAX7000E和MAX7000S系列PLD的结构
应用状态机输出端口
应用状态机输入端口
直接调用带有状态机端口的函数
通过变量间接引用带状态机端口的函数
函数说明及函数调用
通过变量间接引用计数器译码器函数模块
直接调用计数器译码器函数模块
应用TRI三态缓冲器
Constant语句应用
Defaults语句应用
1.2.7 时间特性（Timing）
Options语句应用
VHDL例题索引
2-1MUX（用布尔表达式）
2-1MUX（用IF语句）
4-1MUX（用IF语句）
优先编码器（用IF语句）
D触发器（用IF语句）
模12计数器（用IF语句）
3-8线译码器（用CASE语句）
奇偶校验器（用LOOP语句）
1.3 FLEX10K系列PLD器件的结构与特点
双向移位寄存器
桶形移位寄存器
用条件信号代入语句设计4-1MUX
用选择信号代入语句设计4-1MUX
在包集合中定义和描述自定义转换函数vector_to_mnt
在包集合中定义和描述自定义过程vector_to_int
在桶形移位寄存器中调用自定义过程vector_to_int
半加器
用半加器构成全加器（用component元件语句）
用Generate语句设计移位寄存器
1.3.1 FLEX10K系列PLD芯片的总结构
用Generic语句传递与门的时间参数
状态机
SRAM存储器
1.3.2 隐埋阵列块（EAB）
第1章 可编程逻辑器件的硬件结构
1.3.3 逻辑阵列块（LAB）
1.3.4 逻辑单元（LE）
1.3.5 快速互连通道（Fast Track Interconnect）
1.3.6 I/O单元（I/O Element）
1.3.7 时间特性（Timing）
1.3.8 其它应用特点
第2章 MAX+plusⅡPLD开发工具
2.1 PLD开发流程
2.2 电路设计输入
2.3 编译处理
1.1 可编程逻辑器件概述
2.4 仿真器（Simulator）
2.5 时序分析器（Timing Analyzer）
2.6 编程器（Programmer）
2.7 一个综合例子
2.7.1 设计说明
2.7.2 启动MAX+plusII程序
2.7.3 建立图形文件tick_cnt.gdf
2.7.3.1 建立新文件并指定项目（Project）名称
2.7.3.2 输入元件符号和引脚符号
2.7.3.3 移动，拷贝，删除元件符号
1.2 MAX7000系列PLD器件的结构与特点
2.7.3.4 引脚命名
2.7.3.5 连接元件符号
2.7.3.6 用名字来连接节点（node）和总线（bus）
2.7.3.7 保存文件
2.7.3.8 建立一个默认的逻辑符号
2.7.3.9 关闭文件
2.7.4 建立AHDL文本文件time_cnt.tdf
2.7.5 建立AHDL文本文件auto_max.tdf
2.7.6 建立波形设计文件speed_ch.wdf
2.7.6.1 建立一个新文件并指定项目名称
1.2.1 基本宏单元（Macrocell）
2.7.6.2 创建输入、输出和隐埋节点
2.7.6.3 显示时间网络（grid）并设置网格宽度
2.7.6.4 编辑隐埋状态机节点的波形
2.7.6.5 编辑输入和输出节点的波形
2.7.6.6 保存文件并创建一个默认符号
2.7.7 建立顶层图形设计文件chiptrip.gdf
2.7.8 编译处理
2.7.9 仿真
2.7.10 时间分析
2.7.11 芯片编程
1.2.2 逻辑阵列块（Logic Array Block）
第3章 AHDL硬件描述语言
3.1 AHDL文件的结构
3.2 节点和组
3.3 布尔表达式
3.3.1 逻辑运算符
3.3.2 算术运算符
3.3.3 比较符
3.3.4 运算符和比较符的优先级
3.4 AHDL中的保留关键字和标识符
3.5 常用的逻辑描述语句
1.2.3 I/O引脚
3.5.1 Table真值表语句
3.5.2 IF语句
3.5.3 CASE语句
3.6 寄存器和计数器的描述
3.7 状态机的描述
3.7.1 状态机说明
3.7.2 状态位和状态值说明
3.7.3 对非法状态的处理
3.7.4 状态机输入和输出端口
3.8 函数及其引用
1.2.4 可编程互连阵列（Programmable Interconnect Array）及I/O控制块
3.8.1 函数原型说明及其间接引用
3.8.2 函数的直接引用
3.8.3 基本元件（primitive）的函数模块
3.8.4 宏功能（macrofunction）函数模块
3.9 其它语句
3.9.1 Constant常量语句
3.9.2 Defaults默认值语句
3.9.3 Options选择语句
第4章 实验
4.1 软件仿真实验
1.2.5 复杂宏单元
4.2 硬件实验
4.2.1 芯片介绍
4.2.2 芯片编程（Programming）与配置（configuration）
4.2.3 实验板介绍
4.2.4 硬件实验设计
第5章 VHDL硬件描述语言
5.1 VHDL文件的结构
5.1.1 实体（ENTITY）说明
5.1.2 端口方向
5.1.3 数据类型
?/0x
1.2.5.1 共享扩展乘积项（Shareable Expanders）
5.1.3.1 标准数据类型
5.1.3.2 用户定义的数据类型
5.1.3.3 用户定义的子类型
5.1.3.4 数据类型转换
5.1.4 构造体（ARCHITECTURE）说明
5.1.4.1 信号（Signal）说明
5.1.4.2 变量（Variable）说明
5.1.4.3 常数（Constant）说明
5.1.4.4 VHDL中的运算操作符
5.1.4.5 VHDL构造体中的子结构
1.2.5.2 并联扩展乘积项（Parallel Expanders）
5.2 VHDL中的描述语句
5.2.1 顺序描述语句（Sequential）
5.2.1.1 信号代入语句
5.2.1.2 变量赋值语句
5.2.1.3 IF语句
5.2.1.4 CASE语句
5.2.1.5 LOOP语句
5.2.1.6 NEXT语句
5.2.1.7 EXIT语句
5.2.2 并发描述语句（Concurrent）
1.2.5.3 异或门控制端
5.2.2.1 条件信号代入语句（Conditional Signal Assignment）
5.2.2.2 选择信号代入语句（Selective Signal Assignment）
5.2.2.3 子程序语句（Subprogram）和包集合说明
5.2.2.4 函数（Function）语句
5.2.2.5 过程（Procedure）语句
5.2.3 其它描述语句
5.2.3.1 属性（Attribute）描述与定义语句
5.2.3.2 COMPONENT元件语句
5.2.3.3 GENERATE语句
5.2.3.4 VHDL的行为描述语句
1.2.5.4 D触发器的时钟
AFTER惯性延时语句
GENERIC类属语句
WAIT语句
ASSERT语句
5.3 状态机的描述
5.4 存储器的描述
附录1 VHDL标准包集合STD_LOGIC_1164文件
附录2 实用设计参考：PCI总线目标接口控制器
AHDL例题索引
4-7段显示译码器（用真值表语句）
1.2.5.5 D触发器的置位（PRN）和清零（CLRN）控制
简单组合逻辑电路（用布尔表达式）
存储器、打印机地址译码逻辑（用真值表语句）
优先编码器（用IF语句）
2-4线译码器（用CASE语句）
8位寄存器
16位二进制计数器（用IF语句）
Mealy状态机
步进电机状态机（不带状态位、状态值）
步进电机状态机（带状态位、状态值）
处理状态机中的非法状态
1.2.6 MAX7000E和MAX7000S系列PLD的结构
应用状态机输出端口
应用状态机输入端口
直接调用带有状态机端口的函数
通过变量间接引用带状态机端口的函数
函数说明及函数调用
通过变量间接引用计数器译码器函数模块
直接调用计数器译码器函数模块
应用TRI三态缓冲器
Constant语句应用
Defaults语句应用
1.2.7 时间特性（Timing）
Options语句应用
VHDL例题索引
2-1MUX（用布尔表达式）
2-1MUX（用IF语句）
4-1MUX（用IF语句）
优先编码器（用IF语句）
D触发器（用IF语句）
模12计数器（用IF语句）
3-8线译码器（用CASE语句）
奇偶校验器（用LOOP语句）
1.3 FLEX10K系列PLD器件的结构与特点
双向移位寄存器
桶形移位寄存器
用条件信号代入语句设计4-1MUX
用选择信号代入语句设计4-1MUX
在包集合中定义和描述自定义转换函数vector_to_mnt
在包集合中定义和描述自定义过程vector_to_int
在桶形移位寄存器中调用自定义过程vector_to_int
半加器
用半加器构成全加器（用component元件语句）
用Generate语句设计移位寄存器
1.3.1 FLEX10K系列PLD芯片的总结构
用Generic语句传递与门的时间参数
状态机
SRAM存储器
1.3.2 隐埋阵列块（EAB）
第1章 可编程逻辑器件的硬件结构
1.3.3 逻辑阵列块（LAB）
1.3.4 逻辑单元（LE）
1.3.5 快速互连通道（Fast Track Interconnect）
1.3.6 I/O单元（I/O Element）
1.3.7 时间特性（Timing）
1.3.8 其它应用特点
第2章 MAX+plusⅡPLD开发工具
2.1 PLD开发流程
2.2 电路设计输入
2.3 编译处理
1.1 可编程逻辑器件概述
2.4 仿真器（Simulator）
2.5 时序分析器（Timing Analyzer）
2.6 编程器（Programmer）
2.7 一个综合例子
2.7.1 设计说明
2.7.2 启动MAX+plusII程序
2.7.3 建立图形文件tick_cnt.gdf
2.7.3.1 建立新文件并指定项目（Project）名称
2.7.3.2 输入元件符号和引脚符号
2.7.3.3 移动，拷贝，删除元件符号
1.2 MAX7000系列PLD器件的结构与特点
2.7.3.4 引脚命名
2.7.3.5 连接元件符号
2.7.3.6 用名字来连接节点（node）和总线（bus）
2.7.3.7 保存文件
2.7.3.8 建立一个默认的逻辑符号
2.7.3.9 关闭文件
2.7.4 建立AHDL文本文件time_cnt.tdf
2.7.5 建立AHDL文本文件auto_max.tdf
2.7.6 建立波形设计文件speed_ch.wdf
2.7.6.1 建立一个新文件并指定项目名称
1.2.1 基本宏单元（Macrocell）
2.7.6.2 创建输入、输出和隐埋节点
2.7.6.3 显示时间网络（grid）并设置网格宽度
2.7.6.4 编辑隐埋状态机节点的波形
2.7.6.5 编辑输入和输出节点的波形
2.7.6.6 保存文件并创建一个默认符号
2.7.7 建立顶层图形设计文件chiptrip.gdf
2.7.8 编译处理
2.7.9 仿真
2.7.10 时间分析
2.7.11 芯片编程
1.2.2 逻辑阵列块（Logic Array Block）
第3章 AHDL硬件描述语言
3.1 AHDL文件的结构
3.2 节点和组
3.3 布尔表达式
3.3.1 逻辑运算符
3.3.2 算术运算符
3.3.3 比较符
3.3.4 运算符和比较符的优先级
3.4 AHDL中的保留关键字和标识符
3.5 常用的逻辑描述语句
1.2.3 I/O引脚
3.5.1 Table真值表语句
3.5.2 IF语句
3.5.3 CASE语句
3.6 寄存器和计数器的描述
3.7 状态机的描述
3.7.1 状态机说明
3.7.2 状态位和状态值说明
3.7.3 对非法状态的处理
3.7.4 状态机输入和输出端口
3.8 函数及其引用
1.2.4 可编程互连阵列（Programmable Interconnect Array）及I/O控制块
3.8.1 函数原型说明及其间接引用
3.8.2 函数的直接引用
3.8.3 基本元件（primitive）的函数模块
3.8.4 宏功能（macrofunction）函数模块
3.9 其它语句
3.9.1 Constant常量语句
3.9.2 Defaults默认值语句
3.9.3 Options选择语句
第4章 实验
4.1 软件仿真实验
1.2.5 复杂宏单元
4.2 硬件实验
4.2.1 芯片介绍
4.2.2 芯片编程（Programming）与配置（configuration）
4.2.3 实验板介绍
4.2.4 硬件实验设计
第5章 VHDL硬件描述语言
5.1 VHDL文件的结构
5.1.1 实体（ENTITY）说明
5.1.2 端口方向
5.1.3 数据类型
?/0x
PLD器件与EDA技术
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