Verilog digital system design:register transfer level synthesis, testbench, and verification

光盘

作者：  (美)Zainalabedin Navabi著;夏宇闻改编

出版社：电子工业出版社,2007

简介：　　 本书主要讲述基于IEEE Std 1364—2001版本的Verilog硬件描述语言 　　，着重讲述了使用Verilog进行数字系统的设计、验证及综合。根据数字集 　　成电路设计的工程需求，本书重点关注了testbench的设计编写、验证和测 　　试技术，深入讲述了基于VerilogHDL的开关级、门级、RTL级、行为级和系 　　统级建模技术，从而使读者能尽快掌握硬件电路和系统的高效’Vetilog编 　　程技术。书中把RTL描述、电路综合和testbench验证测试技术紧密结合， 　　给出了多个从设计描述到验证的RTL数字电路模块和系统的设计实例。改编 　　者在对标题、重点句子和段落进行注解时，在翻译的基础上针对较难理解 　　的内容做了详细说明。 　　 本书的设计与讲解由浅入深，既适合高年级本科生作为双语教学教材 　　，也适合作为研究生第一年的双语课程教材。作为本科生和研究生数字系 　　统设计和计算机组织结构的补充，本书也很有价值。 　　

Verilog digital system design:register transfer level synthesis, testbench, and verification

光盘

作者：  (美)Zainalabedin Navabi著;李广军[等]译

出版社：电子工业出版社,2007

简介：　　本书主要讲述基于IEEE Std 1364-2001版本的Verilog硬件描述语言， 　　着重讲述了如何使用Verilog进行数字系统的设计、验证及综合。根据数字 　　集成电路设计的工程需求，本书重点关注testbench的设计编写、验证和测 　　试技术，深入讲述基于Verilog HDL的开关级、门级、寄存器传输级(RTL)、 　　行为级和系统级建模技术，从而使读者能尽快掌握硬件电路和系统的高效 　　Verilog编程技术。书中把RTL描述、电路综合和testbench验证测试技术紧 　　密结合，给出了多个从设计描述到验证的RTL数字电路模块和系统的设计实 　　例。 　　 本书的设计与讲解由浅人深，对于ASIC设计工程师来说，本书是一本非 　　常好的自学教材，既适合高年级本科生作为教材，也适合研究生第一年的课 　　程需求。作为本科生和研究生的数字系统设计知识和计算机组织结构知识的 　　补充，本书也很有价值。