基于Verilog HDL的数字系统应用设计

　　第1章 逻辑设计发展现状及开发流程
　　 1.1 硬件描述语言HDL(Hardware Descrjption Langu)
　　 1.1.1 硬件描述语言简介
　　 1.1.2 Verilog语言简介
　　 1.2 可编程逻辑器件
　　 1.2.1 专用ASIC芯片VS.可编程逻辑器件
　　 1.2.2 FPGA VS.CPI.D
　　 1.2.3主流FPGA厂商介绍
　　 1.2.4在选择FPGA器件时需要考虑的问题
　　 1.3 基于Verilog的jFPGA设计方法及流程
　　 1.3.1 设计方法
　　 1.3.2 典型的FPGA设计流程
　　 1.4 SOC与IP复用
　　 1.4.1 SOC简介
　　 1.4.2 IP CORE简介
　　 1.4.3 设计方法学的进展
　　第2章 常用FPGA开发工具的使用
　　 2.1 仿真工具Modelsim
　　 2.1.1 Modelsim简介
　　 2.1.2 用Modelsim6.0做功能仿真
　　 2.1.3 用Modelsim做时序仿真
　　 2.1.4 Modelsim其他一些应用技巧
　　 2.2 综合工具Synplify Pro
　　 2.2.1 Synplify Pro简介
　　 2.2.2 用Synplify Pro进行设计综合流程
　　 2.3 集成开发环境QuaIks II
　　 2.3.1 Quartus II简介
　　 2.3.2 设计输入
　　 2.3.3 约束输入
　　 2.3.4 综合
　　 2.3.5 布局布线
　　 2.3.6 仿真
　　 2.3.7 时序分析
　　 2.3.8 编程和配置
　　第3章 RTL级建模
　　 3.1 硬件意识
　　 3.2 RTL级语法
　　 3.2.1 Verilog模块基本结构
　　 3.2.2 端口定义
　　 3.2.3 对带三态输出端口的建模
　　 3.2.4 对双向端口的建模
　　 3.2.5 数据类型
　　 3.2.6 连续赋值语句
　　 3.2.7 敏感信号列表
　　 3.2.8 always块
　　 3.2.9 条件语句
　　 3.2.10 多路分支语句
　　 3.2.1l 关于casez和casex的补充说明
　　 3.2.12 if...else语句与case语句综合结果的比较
　　 3.2.13 再谈锁存器
　　
　　 3.2.14 循环语句
　　 3.2.15 阻塞与非阻塞赋值
　　 3.2.16 模块例化
　　 3.3 常用电路的设计
　　 3.3.1 D触发器
　　 3.3.2 多路复用器
　　 3.3.3 多路解复用器
　　 3.3.4 计数器与分频器
　　 3.3.5 移位寄存器
　　 3.3.6 时钟使能电路
　　 3.3.7 边沿检测电路
　　 3.4 有限状态机的设计
　　 3.4.1 概述
　　 3.4.2 moore型状态机
　　 3.4.3 mealy型状态机
　　 3.4.4 moore型状态机与mealv型状态机的选用
　　 3.4.5 状态机的代码风格
　　 3.4.6 状态编码
　　 3.5 FPGA结构
　　 3.5.1 FPGA的整体结构
　　 3.5.2 10管脚
　　 3.5.3 LE
　　 3.5.4 LAB
　　 3.5.5 片内存储单元
　　 3,5.6 锁相环与全局时钟网络
　　 3.5.7 DSP模块
　　 3.5.8 使用FPGA的一些建议
　　 3.6 时序分析的基本概念
　　 3.6.1 tsu与tH
　　 3.6.2 亚稳态
　　 3.6.3 tco
　　 3.6.4 Clock skew
　　 3.6.5 FMAX的计算
　　 3.6.6 Multicycle path
　　 3.7 同步设计
　　 3.7.1 什么是同步设计
　　 3.7.2 同步设计的优点
　　 3.7.3 同步设计准则
　　 3.8 约束
　　 3.8.1 约束对综合工具／布局布线工具的影响
　　 3.8.2 在synplify中添加约束
　　 3.8.3 在Qualtus中添加约束
　　 3.8.4 静态时序分析报告
　　 3.9 如何提高电路的工作频率
　　 3……