简介
本书围绕VHDL和Verilog HDL两种硬件描述语言,系统介绍了相关的语法、技巧和计算机辅助设计软件,给出大量实例的综合、仿真结果和设计工程。本书的主要内容包括:VHDL的基础知识和语法、Verilog HDL的基础知识和语法、在RTL层次上利用这两种硬件描述语言进行实际建模的方法与技巧、实际设计中常见模块的实例设计,Synplify、ModelSim和Quartus2等常用软件工具的使用方法。
本书内容新颖全面、叙述简明清晰、结构层次分明,利用大量的实例和图表说明问题,使读者易于接受。既可作为高年级本科生和研究生EDA设计方法相关课程的教材,也可以作为工程技术人员的参考资料。
本书附光盘一张,包含了书中所有设计实例的源程序和设计工程,可做二次开发。
目录
目录
第1章 概论
1.1 半导体工业
1.2 电子设计自动化
1.2.1 EDA抽象(设计)层次
1.2.2 EDA设计流程
1.2.3 自顶向下还是自底向上
1.2.4 EDA技术的发展
1.3 HDL基础
1.3.1 HDL的产生与发展
1.3.2 基于HDL的设计流程
1.3.3 VHDL和Verilog HDL
1.3.4 初学者的困惑
1.4 专用集成电路(ASIC)
1.4.1 什么是ASIC
1.4.2 ASIC的类型
第2章 软件工具
2.1 综合软件Synplify
2.1.1 Synplify介绍
2.1.2 Synplify对FPGA的设计流程
2.1.3 Synplify用户界面
2.1.4 使用Synplify进行综合
2.2 仿真软件ModelSim
2.2.1 ModeISim介绍
2.2.2 ModelSim用户界面
2.2.3 使用ModelSim进行仿真
2.3 集成开发工具QuartusII
2.3.1 QuartusII介绍
2.3.2 QuartusII软件设计流程
2.3.3 QuartusII用户界面
2.3.4 QuartusII使用方法
第3章 VHDL语言基础
3.1 VHDL程序基本结构
3.1.1 实体
3.1.2 结构体
3.2 VHDL的库和包
3.2.1 VHDL库的种类和使用
3.2.2 程序包
3.3 VHDL的基本词法
3.3.1 标识符
3.3.2 数据对象
3.3.3 数据类型
3.4.4 运算符
第4章 VHDL模型描述方法
4.1 行为模型
4.1.1 进程语句
4.1.2 变量赋值语句
4.1.3 信号赋值语句
4.1.4 WAIT语句
4.1.5 IF语句
4.1.6 CASE语句
4.1.7 NULL语句
4.1.8 LOOP语句
4.1.9 EXIT语句
4.1.10 NEXT语句
4.2 数据流模型
4.2.1 并行信号赋值语句
4.2.2 条件信号赋值语句
4.2.3 选择信号赋值语句
4.2.4 块语句
4.2.5 并发行和顺序性讨论
4.3 结构化模型
4.3.1 元件声明
4.3.2 元件例化
4.3.3 重复元件的描述
第5章 Verilog HDL基础
5.1 语法规则
5.1.1 空白和注释
5.1.2 数字表示
5.1.2 标识符和关键字
5.2 数据类型
5.2.1 数值逻辑(Value Logic)
5.2.2 线网和寄存器(Nets&Registers)
5.2.3 存储器(Memories)
5.2.4 参数(Parameters)
5.2.5 整数与时间(Integers&Times)
5.2.6 实数(Real Numbers)
5.3 语法表达
5.3.1 运算符
5.3.2 运算符的优先级
5.3.3 有符号数的表示
5.3.4 表达式的比特宽度
5.3.5 位选取
5.3.6 信号提取
5.4 Verilog HDL的基本结构
5.4.1 模块
5.4.2 语句组
5.4.3 模块的实例化
第6章 Verilog HDL模型描述方法
6.1 持续赋值
6.2 阻塞赋值与非阻塞赋值
6.2.1 从一个建议开始
6.2.2 组合逻辑
6.2.3 时序逻辑
6.2.4 建议并不是规定
6.3 Verilog HDL中的延时
6.3.1 实际中的延时
6.3.2 持续赋值语句中的延时
6.3.3 过程赋值语句中的延时
6.3.4 时间刻度
6.4 if…else…语句
6.4.1 不完整的语句引入锁存器
6.4.2 条件表达式
6.5 case语句
6.5.1 casex与casez
6.5.2 case语句的优先级
6.6 循环语句
6.6.1 while循环
6.6.2 forever循环
6.6.3 repeat循环
6.6.4 for循环
6.7 任务
6.7.1 任务的格式
6.7.2 用任务表达组合逻辑
6.7.3 用任务表达时序逻辑
6.8 函数
6.8.1 函数的格式
6.8.2 函数只用于描述组合逻辑
第7章 RTL建模指导
7.1 RTL介绍
7.1.1 什么是RTL，为什么是RTL
7.1.2 综合工具在做什么
7.2 常用组合逻辑的RTL建模方法
7.2.1 多路选择器
7.2.2 编码译码器
7.2.3 三态信号与双向端口
7.3 常用时序逻辑的RTL建模方法
7.3.1 触发器
7.3.2 计数器
7.3.3 并串转换器
7.4 有限状态机设计
7.4.1 Moore状态机
7.4.2 Mealy状态机
7.4.3 状态编码
第8章 实用设计范例
8.1 任意整数分频器
8.1.1 原理说明
8.1.2 参考代码
8.1.3 仿真验证
8.2 键盘消抖模块设计
8.2.1 原理说明
8.2.2 参考代码
8.2.3 仿真验证
8.3 实用的UART收发模块
8.3.1 原理说明
8.3.2 参考代码
8.3.3 仿真验证
8.4 控制器接口逻辑
8.4.1 原理说明
8.4.2 参考代码
8.4.3 仿真验证
8.5 线性反馈移位寄存器设计
8.5.1 原理说明
8.5.2 参考设计
8.5.3 仿真验证
8.6 循环冗余校验
8.6.1 原理说明
8.6.2 参考设计
8.6.3 仿真验证
参考文献
附录 光盘说明
第1章 概论
1.1 半导体工业
1.2 电子设计自动化
1.2.1 EDA抽象(设计)层次
1.2.2 EDA设计流程
1.2.3 自顶向下还是自底向上
1.2.4 EDA技术的发展
1.3 HDL基础
1.3.1 HDL的产生与发展
1.3.2 基于HDL的设计流程
1.3.3 VHDL和Verilog HDL
1.3.4 初学者的困惑
1.4 专用集成电路(ASIC)
1.4.1 什么是ASIC
1.4.2 ASIC的类型
第2章 软件工具
2.1 综合软件Synplify
2.1.1 Synplify介绍
2.1.2 Synplify对FPGA的设计流程
2.1.3 Synplify用户界面
2.1.4 使用Synplify进行综合
2.2 仿真软件ModelSim
2.2.1 ModeISim介绍
2.2.2 ModelSim用户界面
2.2.3 使用ModelSim进行仿真
2.3 集成开发工具QuartusII
2.3.1 QuartusII介绍
2.3.2 QuartusII软件设计流程
2.3.3 QuartusII用户界面
2.3.4 QuartusII使用方法
第3章 VHDL语言基础
3.1 VHDL程序基本结构
3.1.1 实体
3.1.2 结构体
3.2 VHDL的库和包
3.2.1 VHDL库的种类和使用
3.2.2 程序包
3.3 VHDL的基本词法
3.3.1 标识符
3.3.2 数据对象
3.3.3 数据类型
3.4.4 运算符
第4章 VHDL模型描述方法
4.1 行为模型
4.1.1 进程语句
4.1.2 变量赋值语句
4.1.3 信号赋值语句
4.1.4 WAIT语句
4.1.5 IF语句
4.1.6 CASE语句
4.1.7 NULL语句
4.1.8 LOOP语句
4.1.9 EXIT语句
4.1.10 NEXT语句
4.2 数据流模型
4.2.1 并行信号赋值语句
4.2.2 条件信号赋值语句
4.2.3 选择信号赋值语句
4.2.4 块语句
4.2.5 并发行和顺序性讨论
4.3 结构化模型
4.3.1 元件声明
4.3.2 元件例化
4.3.3 重复元件的描述
第5章 Verilog HDL基础
5.1 语法规则
5.1.1 空白和注释
5.1.2 数字表示
5.1.2 标识符和关键字
5.2 数据类型
5.2.1 数值逻辑(Value Logic)
5.2.2 线网和寄存器(Nets&Registers)
5.2.3 存储器(Memories)
5.2.4 参数(Parameters)
5.2.5 整数与时间(Integers&Times)
5.2.6 实数(Real Numbers)
5.3 语法表达
5.3.1 运算符
5.3.2 运算符的优先级
5.3.3 有符号数的表示
5.3.4 表达式的比特宽度
5.3.5 位选取
5.3.6 信号提取
5.4 Verilog HDL的基本结构
5.4.1 模块
5.4.2 语句组
5.4.3 模块的实例化
第6章 Verilog HDL模型描述方法
6.1 持续赋值
6.2 阻塞赋值与非阻塞赋值
6.2.1 从一个建议开始
6.2.2 组合逻辑
6.2.3 时序逻辑
6.2.4 建议并不是规定
6.3 Verilog HDL中的延时
6.3.1 实际中的延时
6.3.2 持续赋值语句中的延时
6.3.3 过程赋值语句中的延时
6.3.4 时间刻度
6.4 if…else…语句
6.4.1 不完整的语句引入锁存器
6.4.2 条件表达式
6.5 case语句
6.5.1 casex与casez
6.5.2 case语句的优先级
6.6 循环语句
6.6.1 while循环
6.6.2 forever循环
6.6.3 repeat循环
6.6.4 for循环
6.7 任务
6.7.1 任务的格式
6.7.2 用任务表达组合逻辑
6.7.3 用任务表达时序逻辑
6.8 函数
6.8.1 函数的格式
6.8.2 函数只用于描述组合逻辑
第7章 RTL建模指导
7.1 RTL介绍
7.1.1 什么是RTL，为什么是RTL
7.1.2 综合工具在做什么
7.2 常用组合逻辑的RTL建模方法
7.2.1 多路选择器
7.2.2 编码译码器
7.2.3 三态信号与双向端口
7.3 常用时序逻辑的RTL建模方法
7.3.1 触发器
7.3.2 计数器
7.3.3 并串转换器
7.4 有限状态机设计
7.4.1 Moore状态机
7.4.2 Mealy状态机
7.4.3 状态编码
第8章 实用设计范例
8.1 任意整数分频器
8.1.1 原理说明
8.1.2 参考代码
8.1.3 仿真验证
8.2 键盘消抖模块设计
8.2.1 原理说明
8.2.2 参考代码
8.2.3 仿真验证
8.3 实用的UART收发模块
8.3.1 原理说明
8.3.2 参考代码
8.3.3 仿真验证
8.4 控制器接口逻辑
8.4.1 原理说明
8.4.2 参考代码
8.4.3 仿真验证
8.5 线性反馈移位寄存器设计
8.5.1 原理说明
8.5.2 参考设计
8.5.3 仿真验证
8.6 循环冗余校验
8.6.1 原理说明
8.6.2 参考设计
8.6.3 仿真验证
参考文献
附录 光盘说明
VHDL与Verilog HDL比较学习及建模指导
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