Verilog digital system design:register transfer level synthesis, testbench, and verification

　　第1章 基于VerUog的数字系统设计自动化
　　 1.1　数字设计流程
　　 1.1.1　设计输入
　　 1.1.2　Verilog中的测试平台
　　 1.1.3　设计确认
　　 1.1.4　编译和综合
　　 1.1.5　综合后仿真
　　 1.1.6　时序分析
　　 1.1.7　生成硬件电路
　　 1.2　Verilog硬件描述语言
　　 1.2.1　Verilog的演进
　　 1.2.2 Vetilog的属性
　　 1.2.3　Verilog语言
　　 1.3小结
　　 习题
　　 参考文献
　　第2章 Verilog的寄存器传输级设计
　　 2.1　寄存器传输级设计
　　 2.1.1　控制部分和数据部分的划分
　　 2.1.2　数据部分
　　 2.1.3　控制部分
　　 2.2　Verilog基础
　　 2.2.1　硬件模块
　　 2.2.2　原语例化
　　 2.2.3　连续赋值
　　 2.2.4　条件表达式
　　 2.2.5　过程块
　　 2.2.6　模块例化
　　 2.3　Verilog中的元件描述
　　 2.3.1　数据元件
　　 2.3.2　控制器
　　 2.4　测试平台
　　 2.4.1　一个简单的测试例子
　　 2.4.2　任务和函数
　　 2.5　小结
　　 习题
　　 参考文献
　　第3章　Verilog语言的概念
　　 3.1　硬件描述语言的特征
　　 3.1.1　时序
　　 3.1.2　并发性
　　 3.1.3　时序和并发性的例子
　　 3.2　模块基础知识
　　 3.2.1　代码格式
　　 3.2.2　逻辑值系统
　　 3.2.3　网线和变量
　　 3.2.4　模块
　　 3.2.5　模块的端口
　　 3.2.6　命名
　　 3.2.7　数字
　　
　　 3.2.8　数组
　　 3.2.9　Verilog运算符
　　 3.2.10　Verilog的数据类型
　　 3.2.11　数组标号
　　 3.3　Verilog仿真模型
　　 3.3.1　连续赋值语句
　　 3.3.2　过程赋值语句
　　 3.4　编译指令
　　 3.4.1　timescale
　　 3.4.2　default nettype
　　 3.4.3　include
　　 3.4.4　define
　　 3.4.5　ifdef、else和、endif
　　 3.4.6　unconnected.(1rive
　　 3.4.7　celldefine和、endcelldefine
　　 3.4.8　resetall
　　 3.5　系统任务和函数
　　 3.5.1　显示任务
　　 3.5.2　文件I/O任务
　　 3.5.3　时间刻度任务
　　 3.5.4　仿真控制任务
　　 3.5.5　时序检查任务
　　 3.5.6　PLA建模任务
　　 3.5.7　实数转化函数
　　 3.5.8　其他函数和任务
　　 3.6小结
　　 习题
　　 参考文献
　　第4章 组合电路描述
　　 4.1　模块连线
　　 4.1.1　端口
　　 4.1.2　互连
　　 4.1.3　线网值和时序
　　 4.1.4　一个简单testbench
　　 4.2　门级逻辑
　　 4.2.1 门原语
　　 4.2.2　用户定义原语
　　 4.2.3　延迟格式
　　 4.2.4　模块参数
　　 4.3　层次化结构
　　 4.3.1　简单层次
　　 4.3.2　向量声明
　　 4.3.3　迭代结构
　　 4.3.4　模块路径延迟
　　 4.4　赋值语句中的描述表达式
　　 4.4.1　按位运算符
　　 4.4.2　并置运算符
　　 4.4.3　向量运算
　　 4.4.4　条件运算
　　 4.4.5　赋值中的算术表达式
　　
　　 4.4.6　表达式中的函数
　　 4.4.7　总线结构
　　 4.4.8　线网声明赋值
　　 4.5　行为组合描述
　　 4.5.1　简单过程块
　　 4.5.2　时序控制
　　 4.5.3　内部指定延迟
　　 4.5.4　阻塞和非阻塞赋值
　　 4.5.5　过程if-else语句
　　 4.5.6　过程case语句
　　 4.5.7　过程flor语句
　　 4.5.8　过程while循环
　　 4.5.9　多级描述
　　 4.6　组合综合
　　 4.6.1 门级综合
　　 4.6.2　连续赋值综……